臺積電推出20納米及CoWoSTM參考流程

　　臺積電公司日前宣布，領先業界成功推出支持20納米工藝與CoWoS (Chip on Wafer on Substrate)技術的設計參考流程，展現了該公司在開放創新平臺(Open Innovation Platform, OIP)架構中支持20納米與CoWoS 技術的設計環境已準備就緒。

　　臺積電公司20納米參考流程采用現行經過驗證的設計流程協助客戶實現雙重曝影技術(Double Patterning Technology, DPT)，藉由雙重曝影技術所需知識的布局與配線(Place and Route)、時序(Timing)、實體驗證(Physical Verification)及可制造性設計(Design for Manufacturing, DFM)，電子設計自動化(EDA)領導廠商通過驗證的設計工具能夠支持臺積電公司20納米工藝;通過硅芯片驗證的CoWoS^TM參考流程則能夠整合多芯片以支持高帶寬與低功耗應用，加速三維集成電路(3D IC)設計產品的上市時間，芯片設計業者亦受惠于能夠使用電子設計自動化廠商現有的成熟設計工具進行設計。

　　臺積電公司研究發展副總經理侯永清博士表示：「這些參考流程完整地提供了芯片設計業者臺積電公司先進的20納米與CoWoS^TM技術以協助他們盡早開始設計開發產品，對于臺積電公司及其開放創新平臺設計生態環境伙伴而言，我們的首要目標在于能夠及早并完整地提供先進的硅芯片與生產技術給我們的客戶。」

　　20納米參考流程

　　臺積電公司20納米參考流程藉由雙重曝影技術所需的知識協助客戶實現20納米芯片設計，降低設計的復雜度并且提供必要的準確性;實現雙重曝影的要素包括預先分色(pre-coloring)能力、新的電阻電容擷取(RC Extraction)方法、雙重曝影技術簽核(Sign Off)、實體驗證、以及可制造性設計。此外，臺積電公司與設計生態環境伙伴提供與雙重曝影技術兼容的20納米硅智財設計，加速客戶采用20納米工藝。

　　CoWoS 參考流程

　　CoWoS 參考流程能夠實現三維集成電路多芯片的整合，這套新的CoWoS 參考流程僅對現行設計方法做最小的改變，使得三維集成電路的轉換能夠順利進行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進行布局與繞線時的管理;創新的凸塊組合結構;針對芯片之間高速鏈接所需的準確擷取與信號一致性分析;從芯片到封裝到系統的熱分析(Thermal Analysis);以及芯片級(Die-level)與堆棧級(Stacking-level)測試所需的整合式三維集成電路測試方法。

　　客制化設計考流程與射頻參考設計套件

　　客制化設計參考流程能夠實現20納米客制化布局之雙重曝影，提供20納米工藝所需的解決方案，包括與仿真器的直接鏈接以驗證電壓相關的設計法則檢查(Voltage-dependent DRC)、整合布局依賴效應(LDE)解決方案、以及高介電金屬閘極(HKMG)技術的處理。射頻參考設計套件則提供全新的高頻設計準則，包括60GHz射頻模型支持、以及高效能的電磁特性擷取(Electromagnetic Characterization)，透過60GHz從前端至后端實作流程的范例與整合被動組件(Integrated Passive Device, IPD)的支持來協助客戶實現設計能力。