SK海力士在IEEE VLSI 2025上展示未來DRAM技術路線圖

SK海力士公司今天宣布，在日本京都舉行的20251年IEEE VLSI研討會上，該公司提出了未來30年的DRAM新技術路線圖和可持續創新的方向。
SK海力士首席技術官（CTO）車善勇于6月10日發表了題為“推動DRAM技術創新：邁向可持續未來”的全體會議。
首席技術官 Cha 在演講中解釋說，通過當前的技術平臺擴展來提高性能和容量變得越來越困難。“為了克服這些限制，SK海力士將在結構、材料和組件方面進行創新，將4F2 VG（垂直門）平臺和3D DRAM技術應用于10納米級或以下的技術。

4F2 VG平臺是下一代存儲器技術，可最大限度地減少DRAM的單元面積，并通過垂直柵極結構實現高集成度、高速和低功耗。

目前，6F2電池很常見，但通過應用將電路部分置于電池面積以下的4F2電池和晶圓鍵合技術，可以提高電池效率和電氣特性。

CTO Cha 還引入了 3D DRAM 作為未來 DRAM 的主要支柱，與 VG 一起。CTO Cha表示，雖然業內有人警告，根據堆疊層數增加成本，但可以通過不斷的技術創新來解決。

在結構性突破的同時，公司還將努力通過DRAM關鍵材料和組件的尖端技術尋找新的增長引擎，為未來30年奠定基礎。

“直到 2010 年左右，DRAM 技術預計在 20 納米處將面臨局限性，但通過不斷創新，我們已經走到了這一步，”首席技術官 Cha 說。“SK海力士將繼續引導未來長期技術創新，成為DRAM領域年輕工程師的里程碑，并保持行業內合作，將DRAM的未來變為現實。”

在活動的最后一天，領導下一代 DRAM TF 的副總裁 Joodong Park 將介紹他最近關于 VG 和晶圓鍵合技術如何影響 DRAM 電氣特性的研究結果。