Cadence弄潮神經網絡，發布高性能DSP IP

作者 王瑩

　　近日，Cadence發布了首款面向汽車、監控、無人機和移動市場的神經網絡DSP IP，引起了業界的關注。　Cadence公司Tensilica事業部資深市場群總監Steve Roddy專程來到北京，向媒體介紹其特點。

　　在神經網絡的器件方面，英偉達主宰了通用GPU。此次Cadence Tensilica發布的神經網絡DSP IP則是面向嵌入式芯片。

　　通常其他友商的方案是面向一個卷積神經網絡(CNN)層，而最新的Cadence Tensilica Vision C5 DSP由于可配置，可以面向多種CNN。因為CNN更新很快，但從拿到IP到芯片上市通常要兩三年時間，因此固化硬件的方案會導致不能滿足未來的需求變化，所以并不合適，而此次發布的DSP IP帶來了靈活性，適合嵌入式系統中的NN(神經網絡)實現。

　　C5的一大亮點是計算能力可達1T MAC/s，而面積在1mm2以內(注：16nm工藝)。如此高效率的原因之一是Cadence重新設計了NN加速器。通常的NN加速器中，HW(硬件) NN ACC(加速器)與Imaging(圖像)DSP、CPU或GPU的通訊/連接很繁瑣，可能占整個計算工作量的40%。此次發布的C5 DSP可以把上述兩種功能IP/HW合二為一。

　　最近，也有FPGA公司推出視覺導向的神經網絡方案，Cadence認為，相比FPGA方案，嵌入了IP的專用芯片/ASIC的功耗更低，大批量制造成本也更低。另外，FPGA支持的運行頻率較低，只有幾十MHz，而Vision C5可以支持幾百MHz的運行頻率。

　　相比同是處理器IP廠商的Synopsys與CEVA，后兩者的CNN方案需要三部分：控制、Imaging處理器、HW NN ACC。Cadence此次發布的C5把后兩部分集成在一起，因此方案更為簡潔，同時提高了Imaging處理的效率。

　　本文來源于《電子產品世界》2017年第6期第80頁，歡迎您寫論文時引用，并注明出處。