Cadence推出突破性DDR5 12.8Gbps MRDIMM Gen2內(nèi)存IP系統(tǒng)解決方案，助力云端AI技術(shù)升級

楷登電子（美國 Cadence 公司）近日宣布率先推出基于臺積公司 N3 工藝的 DDR5 12.8Gbps MRDIMM Gen2 內(nèi)存 IP 解決方案。該新解決方案可滿足業(yè)內(nèi)對于更大內(nèi)存帶寬的需求，能適應(yīng)企業(yè)和數(shù)據(jù)中心應(yīng)用中前沿的 AI 處理需求，包括云端 AI。Cadence^? DDR5 MRDIMM IP 基于 Cadence 經(jīng)過驗證且非常成功的 DDR5 和 GDDR6 產(chǎn)品線，擁有全新的可擴展、可調(diào)整的高性能架構(gòu)。此 IP 解決方案已與人工智能、高性能計算和數(shù)據(jù)中心領(lǐng)域的多家領(lǐng)先客戶建立合作，在技術(shù)創(chuàng)新領(lǐng)域持續(xù)深耕。

新 Cadence DDR5 IP 提供了一個 PHY 和一個高性能控制器作為完整的內(nèi)存子系統(tǒng)。該設(shè)計使用最新面世的 MRDIMM（Gen2）在硬件上進行了驗證，可實現(xiàn)出色的 12.8Gbps 數(shù)據(jù)速率，與使用現(xiàn)有 DDR5 6400Mbps DRAM 部件相比，帶寬翻倍。DDR5 IP 內(nèi)存子系統(tǒng)基于 Cadence 經(jīng)過硅驗證的高性能架構(gòu)、超低延遲加密和行業(yè)卓越的 RAS 功能。DDR5 MRDIMM Gen2 IP 旨在實現(xiàn)具有靈活布局設(shè)計選項的先進 SoC 和小芯片（chiplet），而新架構(gòu)允許根據(jù)單個應(yīng)用需求對功耗和性能進行精細調(diào)整。

Micron副總裁兼數(shù)據(jù)中心產(chǎn)品總經(jīng)理Praveen Vaidyanathan說道: “Cadence DDR5 IP 產(chǎn)品組合結(jié)合 Micron 業(yè)內(nèi)理想的基于 1γ（1 伽馬）的 DRAM，可滿足 AI 處理工作負載對更高內(nèi)存帶寬、高存儲密度和高可靠性的快速增長需求。這些內(nèi)存技術(shù)的突破性提升對賦能數(shù)據(jù)中心和企業(yè)環(huán)境中新一代 AI/ML 和 HPC 應(yīng)用具有關(guān)鍵意義。”。

“Cadence 的 DDR5 MRDIMM IP 系統(tǒng)解決方案與具有 Montage 內(nèi)存緩沖的 MRDIMM 模塊相結(jié)合，為新一代服務(wù)器提供了具有兩倍帶寬的高性能內(nèi)存子系統(tǒng)”，Montage Technology總裁Stephen Tai表示，“Montage 面向 MRDIMM 的 MRCD02/MDB02 芯片能夠達到 12.8Gbps 的數(shù)據(jù)速率，可以很好地支持服務(wù)器和數(shù)據(jù)中心產(chǎn)品”。

“利用 Cadence 的 DDR5 12.8Gbps MRDIMM IP 系統(tǒng)解決方案，數(shù)據(jù)中心和企業(yè)應(yīng)用可獲得顯著性能優(yōu)勢，眾多大客戶紛紛采用 Cadence 這一創(chuàng)新技術(shù)即是明證”，Cadence高級副總裁兼芯片解決方案事業(yè)部總經(jīng)理Boyd Phelps說道，“在提高標準的同時，此次新推出的先進內(nèi)存 IP 系統(tǒng)也建立了一個路線圖，為我們客戶的下一代 SoC 和 小芯片（chiplet）產(chǎn)品提供了持續(xù)支持”。

Cadence 的 DDR5 控制器和 PHY 已通過 Cadence 的 Verification IP（VIP）進行 DDR 驗證，可提供快速的 IP 和 SoC 驗證簽核。面向 DDR5 的 Cadence VIP 包括一個完整的解決方案，從 IP 到系統(tǒng)級驗證與 DFI VIP、DDR5 內(nèi)存模型和系統(tǒng)性能分析器。