臺積電TSMC擴大與Cadence在Virtuoso定制設計平臺的合作

　　臺積電創建和交付本質為基于SKILL語言的設計套件(PDKs)，為客戶提供最佳的用戶體驗和最高水準的精確度。

　　世界領先的晶圓代工廠部署Virtuoso平臺用于先進節點的定制設計需要， 涵蓋16納米FinFET設計。

　　主要工具包括Virtuoso Schematic Editor、Analog Design Environment、Virtuoso LayoutSuite XL和先進的GXL技術。

　　為專注于解決先進節點設計的日益復雜性，全球電子設計創新領先企業Cadence設計系統公司(NASDAQ:CDNS) 今天宣布，臺積電已與Cadence在Virtuoso定制和模擬設計平臺擴大合作以設計和驗證其尖端IP。此外，臺積電還將擴展其純正以本質為基于SKILL語言的的工藝流程設計套件(PDKs)產品至16納米，創建并交付全面合格并高品質的本質為基于SKILL語言的的PDKs，可實現Virtuoso平臺所有的頂尖功能。為充分發揮最大性能和高品質成果，新PDKs可驅動Virtuoso 12.1平臺中的尖端特性，例如自動對齊、在鄰接過程中自動處理復雜的規則、鏈接器件、支持色彩感知版圖設計和先進布線。

　　“我們將繼續加大投資升級Virtuoso平臺以解決與日俱增的設計挑戰。我們與臺積電和客戶緊密協作以加強和實現高級節點和主流設計的要求，”Cadence硅實現集團研發高級副總栽徐季平博士表示。“本質為基于SKILL語言的為基礎的PDKs就是驅動Virtuoso方法發揮完全潛力的關鍵。”

　　“我們與Cadence在Virtuoso平臺有著長期的合作，”臺積電設計基礎架構市場部高級總監Suk Lee表示。“本質為基于SKILL語言的PDK開發延伸至16納米使我們能夠滿足客戶在先進技術定制設計方面的需求。”