Cadence：Tempus時序簽收加速SoC設計

　　為簡化和加速復雜IC的開發，Cadence 設計系統公司不久前推出Tempus時序簽收解決方案。這是一款新的靜態時序分析與收斂工具，旨在幫助系統級芯片 (SoC) 開發者加速時序收斂，將芯片設計快速轉化為可制造的產品。

　　目前，花費在時序收斂與簽收上的時間接近整個設計實現流程時間的40%。Tempus的先進功能能夠處理包含了數億單元實例的設計。客戶初步使用結果顯示，Tempus能在數天時間內即在一個設計上實現時序收斂，而傳統的流程在同一設計上可能要耗費數周的時間。

　　時序收斂趨勢

　　Cadence芯片實現之簽收與驗證部副總裁Anirudh Devgan稱，時序簽收市場在過去的十年中一直止步不前。一些小公司曾嘗試著將一些創新產品推向這個市場，但是他們很快就被收購或者陷入法律糾紛。因此，創新在很大程度上受到商業因素的阻礙。

　　另外，從技術角度，由于日益增大的設計尺寸和時序視圖，如今的挑戰主要體現在通過時序簽收收斂所花費的時間，以及在較低的制程節點上模仿波形效果的能力。當今的簽收時序收斂解決方案在其對時序優化成功的可預測性上功虧一簣，主要是因為這些解決方案并沒有與版圖(layout)的物理特性整合在一起。在波形建模領域，延遲計算工具忽略了在較舊的節點上對波形形狀的影響，因為這些影響微乎其微。從28納米制程開始，一直持續到16納米，這些影響對輸入波形的外觀產生非常大的作用，因此在延遲計算期間不能被忽略。　　

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　　Cadence意識到，隨著設計人員轉向更小的制程節點，如20納米和16納米FinFET，如今的解決方案已經無法跟上復雜設計和制造的步伐。在過去的一年里，硅簽收和驗證業務部已經獲得采用臺積電20納米和16納米FinFET技術生產的產品簽收驗證。此外，Cadence的工具已用于GlobalFoundries 14納米 FinFET 制程節點上的的流片芯片。此次Cadence發布了Tempus這一新的時序工具，能為時序分析性能和容量重新設定標準。

　　Tempus的新功能

　　Tempus在時序分析和簽收時序收斂方面比同類解決方案快10倍。在這些更高性能的背后有很多關鍵技術，其中兩個最主要的技術就是可以在靜態時序分析時進行大規模并行計算，以及在時序優化期間掌握物理位置和路線的特點。

　　Tempus 時序簽收方案中的新功能有：

　　● 市場上第一款大型分布式并行時序分析引擎，它可以擴展到使用多達數百個CPU。
　　● 并行架構使得Tempus 時序簽收方案能分析含數億實例的設計，同時又不會降低準確性。
　　● 新的基于路徑式分析引擎，利用多核處理，可以減少對時序分析結果的悲觀。
　　● 多模多角 (MMMC) 分析和考慮物理layout的時序收斂，采用多線程和分布式并行時序分析。

　　中國Fabless的SoC一般最多只有10個CPU核，而Cadence的新聞稿中提到“Tempus時序簽收解決方案可以擴展到使用多達數百個CPU”，這是否適合中國市場?Cadence的回答是肯定的。并非所有CPU核都需要在物理上包含在相同的計算硬件里。Tempus可以在許多計算資源中分布時序分析問題，其中每個計算資源可能有很多CPU。Tempus不僅能夠隨著CPU數量的增加而進行擴展，在基于路徑式分析的性能方面也取得了顯著的提升，可消除設計人員對設計大體上是否可通過簽收的顧慮。這就縮短了修復虛假時序違規的時間，還可最大限度地減少面積和功耗。這些益處并非只有大規模設計才能享有，它們適用于采用任何技術的所有設計。

　　Cadence原有的Encounter Timing System還在生產和銷售。Tempus的推出意味著性能和功能達到新的水平，最終會成為Cadence靜態時序分析的新標準。