中芯國際采用Cadence公司 DFM 和低功耗硅技術

　　全球電子設計創新領先企業Cadence設計系統公司，今天宣布中國最大的半導體晶圓廠中芯國際集成電路制造有限公司，已經將Cadence® Silicon Realization產品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術的核心。以Cadence Encounter Digital Implementation System為基礎，兩家公司合作為65納米系統級芯片(SoC)設計提供了一個完整的端到端的Silicon Realization流程。

　　經過嚴格評估，中芯國際選擇了Cadence Silicon Realization產品，基于其強大的層次化流程 (hierarchical flow)，應用于大規模和高質量的設計。中芯國際認為此緊湊結合了功能性、物理和電氣領域的整合流程，可用于評估、邏輯設計、驗證、物理實現與設計內簽收，并大大提高設計師的效率、易用性, 及獲得更具確定性的結果 (deterministic results)。

　　中芯國際流程中包含的Cadence Silicon Realization技術包括Incisive® Enterprise Simulator、 Encounter® RTL Compiler、 Encounter Test、 Encounter Conformal® Low Power、 Encounter Conformal Equivalence Checker、 Encounter Digital Implementation System、 QRC Extraction、 Encounter Timing System、 Encounter Power System、 Litho Physical Analyzer、 Litho Electrical Analyzer、 Cadence CMP Predictor 和 Assura® Physical Verification。

　　“我們的共同客戶將會從Cadence對參考流程4.1的貢獻中大大獲益，它解決了在65納米節點上遇到的兩個重要問題，設計的余量和良率(design margins and yields)”中芯國際設計服務部資深總監朱敏說。“全面應用端到端Cadence Silicon Realization流程進行數字設計、驗證與實現，結合我們的參考流程，將會讓我們的客戶達到更高的效率、生產力以及提高芯片的質量，縮短上市時間。”

　　Cadence最近公布了一款全新的全盤式Silicon Realization方法，芯片開發不再是傳統的單點工具拼貼，而是采用流線化的端到端綜合技術、工具與方法學。這種新方法著重于提供能確保達成Silicon Realization的產品和技術所需的三個條件：統一的設計意圖、提取 (abstraction) 和收斂 (convergence)。這種方法是Cadence公司其 EDA360 (Electronic Design Automation 360, 一個新的電子自動化設計系統) 戰略的一個關鍵組成部分，目標是提高生產力、可預測性和可盈利性，同時降低風險。

　　“作為中芯國際的長期合作伙伴，很高興再次與他們的技術專家合作，幫助我們的共同客戶開創一條Silicon Realization的快車道，”Cadence產品管理部總監David Desharnais說。“與領先的客戶和中芯國際這樣的設計鏈合作伙伴合作，是實現Cadence EDA360愿景的關鍵，也是實現更高生產力、可預測性和可盈利性的關鍵。”