lattice(萊迪思)半導體公司 文章 最新資訊
用可編程的扭斜控制來解決時鐘網絡問題的方法
- 時鐘網絡管理問題提高同步設計的整體性能的關鍵是提高時鐘網絡的頻率。然而，諸如時序裕量、信號完整性、相關時鐘邊沿的同步等因素極大地增加了時鐘網絡設計的復雜度。傳統上，時鐘網絡的設計采用了簡單的元件，諸如扇出緩沖器、時鐘發生器、延時線、零延時緩沖器和頻率合成器。由于PCB走線長度不等而引起的時序誤差，采用蜿蜒走線設計的走線長度匹配方法來處理。走線阻抗與輸出驅動阻抗的不匹配經常通過反復試驗選擇串聯電阻來消除。多種信號的標準使得時鐘邊沿的同步更加復雜。至今，這三種挑戰會經常遇到，并且鮮有理想的解決方案。以下描述了
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可編程邏輯器件融合CPLD+FPGA最佳特性
- 可編程邏輯器件融合CPLD+FPGA最佳特性 Lattice(萊迪思)半導體公司近日推出了新的MachXO可編程邏輯器件系列產品，Lattice稱，這種新一代的跨越式可編程邏輯器件支持傳統上由高密度的CPLD或者低容量的FPGA所實現的應用。 據Lattice現場應用支持副總裁Jock Tomlinson介紹，MachXO邏輯器件建立在低成本的130nm嵌入式Flash處理工藝上。它能夠在單芯片中瞬時工作，這種特性對于許多CPLD應用來說是十分重要的。3.5ns的管腳至管腳的延時使得器件能夠滿足當代系統
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三端并聯穩壓器的隱藏應用
- 三端并聯穩壓器的隱藏應用 引言 眾多半導體公司均推出了三端并聯穩壓器 (three-terminal shunt regulator)。此類器件帶有內部基準精確度、運算放大器及內部并聯晶體管，以精確控制供電電壓。圖 1 給出了典型的電路應用。三端并聯穩壓器是廉價的半導體器件，除了并聯穩壓器以外，其還具備其他有用的電源設計應用。這種半導體器件可用作廉價的運算放大器，用于控制回路反饋。該器件還可同晶體管及無源組件協同使用，又可用于快速自舉電路。此外，這種器件經過配置，還可作為低功耗輔助電
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下一代成幀器/映射器：提升網絡傳輸效率
- 下一代成幀器/映射器：提升網絡傳輸效率 上司、公司和客戶無時無刻不在要求我們以較少的投入實現較高的產出。在以一種最佳的成本效益型方式來完成經由傳輸基礎設施的數據移動任務時，這種要求尤其明顯。 最初的傳輸網絡基于一種簡單的“配置完成便不再過問”的規則。它依靠的是SONET/SDH TDM（時分復用）能力。但是，向基于分組的傳輸要求的轉變迫使業界不得不開發新的標準和架構。而這反過來又促成了成幀器/映射器芯片在物理層水平上的發展，從而提供一條將現有的傳輸網絡更加有效地應用于數據業
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萊迪思推出ispCLOCKTM高性能時鐘發生器器件
- 萊迪思半導體公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系統可編程時鐘發生器器件新系列。ispClock5500系列中的第一批器件：10輸出的ispClock5510 和 20 輸出的 ispClock5520將一個高性能的時鐘發生器和一個靈活的通用扇出緩沖器合成在一起。采用了一個高性能的鎖相環以及時鐘乘除工具，該片上的時鐘發生器可以提供多達5個頻率范圍從10MHz到320MHz的時鐘。無論是單端還是差分信號模式，通用扇出緩沖器都可以驅動多達20個時鐘網絡，并且每一個輸出都是
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萊迪思低功耗的CPLD 器件系列將其可編程解決方案拓展至便攜式電子產品市場
- 在系統可編程（ISP™）邏輯產品的發明者－萊迪思半導體公司（納斯達克代號：LSCC）今天正式宣布其1.8伏 ispMACH
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Lattice發布新一代 ispLEVERTM設計工具
- 萊迪思半導體公司不久前公布了ispLEVER 2.0 版__新一代的ispLEVER 設計工具套件，支持萊迪思新的ispXPGATM 和 ispXPLDTM產品系列，并集成了萊迪思 ORCA Foundry設計工具的特點和功能。在設計中通過使用類－LPM(Library of Parametrized Modules)宏，Module/IP Manager也可用來加速生成普通邏輯元件。ispLEVER floorplanner 提供ispXPGA 設計中邏輯的布局布線的控制。有色編碼的圖形用戶接口幫助設計
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