萊迪思半導體公司今日宣布Nu Horizons Electronics Corp. 即日起將在全球范圍內代理萊迪思的全部產品。Nu Horizons目前在整個亞太地區代理萊迪思產品。
Nu Horizons全球代理部總裁Kent Smith 表示：“Nu Horizons Electronics 非常高興能與萊迪思一起拓展全球業務。萊迪思是全球領先的FPGA、PLD、可編程時鐘和電源管理器件、軟件設計工具和IP核供應商之一，并且我們的全球銷售和工程師團隊對于可編程邏輯技術非常了解。萊
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萊迪思 FPGA PLD 可編程時鐘 電源管理器件
萊迪思半導體公司今日發布ispClock 5400D 可編程時鐘器件的評估板，價格為169美元。這款新的評估板是適用于ispClock5400D差分時鐘分配器件的評估和設計的易于使用的開發平臺。該款評估板還可以用于查看5400D器件的性能和在系統編程，或者用作LatticeECP3™ FPGA串行協議或視頻協議評估板的副板或時鐘源。
通常，只有帶有LVDS或LVPECL接口的價格昂貴的振蕩器才可用作FPGA SERDES接口應用的參考時鐘源。而現在ispClock5400D器件提供超
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萊迪思 開發平臺 LatticeECP3
進行硬件設計的功能調試時，FPGA的再編程能力是關鍵的優點。CPLD和FPGA早期使用時，如果發現設計不能正常工作，工程師就使用“調試鉤”的方法。先將要觀察的FPGA內部信號引到引腳，然后用外部的邏輯分析儀捕獲數據。然而當設計的復雜程度增加時，這個方法就不再適合了，其中有幾個原因。第一是由于FPGA的功能增加了，而器件的引腳數目卻緩慢地增長。因此，可用邏輯對I/O的比率減小了，參見圖1。此外，設計很復雜時，通常完成設計后只有幾個空余的引腳，或者根本就沒有空余的引腳能用于調試。
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萊迪思 FPGA 邏輯分析儀
你接到要求用FPGA實現FIR濾波器的任務時，也許會想起在學校里所學的FIR基礎知識，但是下一步該做什么呢?哪些參數是重要的?做這個設計的最佳方法是什么?還有這個設計應該怎樣在FPGA中實現?現在有大量的低成本IP核和工具來幫助你進行設計，因為FIR是用FPGA實現的最普通的功能。
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萊迪思 FPGA FIR濾波器
操作系統能夠提高可移植性，并提供多種經過測試的抽象層，服務層和應用模塊層以供選擇，從而加快產品上市時間并減少應用程序出錯的可能性。然而，選擇一個嵌入式操作系統( OS )從來就不是一個簡單的過程，因為集成嵌入式軟件的方式選擇余地很大，你可以完全都由自己來編寫，或通過商業定制專門實時操作系統，也可以直接購買通用操作系統不作任何修改，現成的通用操作系統。FPGA性能的提高和軟處理器核的出現，直接導致了可編程邏輯SoC解決方案的產生，隨著這一變化，關于選擇標準，設計方案以及折中考慮等傳統經驗也需要與時俱進以
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萊迪思 FPGA 操作系統
--第二代 EConomy Plus器件降低了50%的價格并達到雙倍的密度 -- 萊迪思半導體公司近日公布了其第二代EConomy Plus 現場可編程門陣列 (FPGA)器件，LatticeECP2系列。用了富士通90納米CMOS工藝和300毫米硅片，在大批量的情況下，此系列使得FPGA價格降到每1000查找表（LUT）低于0.50美元。與130納米 LatticeECP FPGA相比，新的系
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LatticeECP2 萊迪思 市場
－通力合作打造出難以超越的FPGA產品系列－ 萊迪思半導體公司近日宣布推出其新一代的90納米FPGA，包含兩個全新的FPGA器件系列。LatticeSC™ 系統芯片FPGA的設計宗旨是提供業界最佳的整體性能，而LatticeECP2™ FPGA則將業界成本最低的FPGA結構和高端的FPGA功能集于一身。這兩個器件系列都采用了富士通公司經過優化的工藝，既滿足了高容量FPGA對成本效率的要求，又能夠提供擁有數百萬門的系統級FPGA所需的千兆赫性能。這兩個器件系列將在
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LatticeECP2 LatticeSC 富士通 萊迪思
- LatticeSC FPGA 將高速I/O、SERDES、結構化的ASIC模塊 和高性能的FPGA結構集成在單個器件上 - 萊迪思半導體公司近日發布了其LatticeSCTM系統芯片FPGA系列。該系列在高速應用中有著無以倫比的性能和連通性。LatticeSC FPGA采用富士通的90納米CMOS工藝技術并用300毫米硅片制造，能夠加速芯片至芯片、芯片至存儲器、高速串行
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FPGA系列 LatticeSC 萊迪思
時鐘網絡管理問題提高同步設計的整體性能的關鍵是提高時鐘網絡的頻率。然而，諸如時序裕量、信號完整性、相關時鐘邊沿的同步等因素極大地增加了時鐘網絡設計的復雜度。傳統上，時鐘網絡的設計采用了簡單的元件，諸如扇出緩沖器、時鐘發生器、延時線、零延時緩沖器和頻率合成器。由于PCB走線長度不等而引起的時序誤差，采用蜿蜒走線設計的走線長度匹配方法來處理。走線阻抗與輸出驅動阻抗的不匹配經常通過反復試驗選擇串聯電阻來消除。多種信號的標準使得時鐘邊沿的同步更加復雜。至今，這三種挑戰會經常遇到，并且鮮有理想的解決方案。以下描述了
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萊迪思
可編程邏輯器件融合CPLD+FPGA最佳特性 Lattice(萊迪思)半導體公司近日推出了新的MachXO可編程邏輯器件系列產品，Lattice稱，這種新一代的跨越式可編程邏輯器件支持傳統上由高密度的CPLD或者低容量的FPGA所實現的應用。 據Lattice現場應用支持副總裁Jock Tomlinson介紹，MachXO邏輯器件建立在低成本的130nm嵌入式Flash處理工藝上。它能夠在單芯片中瞬時工作，這種特性對于許多CPLD應用來說是十分重要的。3.5ns的管腳至管腳的延時使得器件能夠滿足當代系統
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Lattice(萊迪思)半導體公司
萊迪思半導體公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系統可編程時鐘發生器器件新系列。ispClock5500系列中的第一批器件：10輸出的ispClock5510 和 20 輸出的 ispClock5520將一個高性能的時鐘發生器和一個靈活的通用扇出緩沖器合成在一起。采用了一個高性能的鎖相環以及時鐘乘除工具，該片上的時鐘發生器可以提供多達5個頻率范圍從10MHz到320MHz的時鐘。無論是單端還是差分信號模式，通用扇出緩沖器都可以驅動多達20個時鐘網絡，并且每一個輸出都是
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萊迪思
世界上最大的在系統可編程器件供應商－萊迪思半導體公司（納斯達克代號：LSCC）宣布推出其創新的PowerPAC™器件。這是業界第一片混合信號可編程邏輯器件（PLD），它內含在系統可編程的模擬和邏輯組塊，能提供經過優化的電源管理功能，這一功能對如今的多電源電子系統是至關重要的。該器件集成了可編程邏輯、電壓比較器、參考電壓及高電壓的場效應管驅動器，支持單芯片可編程供電定序與監控，為總值達到120億美元的電源半導體市場奉獻了獨特的可編程控制方案。雖然，微處理器、DSP、FPGA和專用集成電路（ASI
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萊迪思 模擬IC 電源
在系統可編程（ISP™）邏輯產品的發明者－萊迪思半導體公司（納斯達克代號：LSCC）今天正式宣布其1.8伏 ispMACH
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