Cadence與UMC推出65納米低功耗參考設計流程

　　全球電子設計創新企業Cadence設計系統公司 (NASDAQ: CDNS)與領先的全球半導體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設計流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時實現最佳的65納米低功耗設計，該套件中包含了基于CPF的庫和其他知識產權。

　　這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設計。Leon是一個開放源碼的32位RISC微處理器內核，含有其它復雜元件包括SRAM。這種Leon芯片被分成多個電壓域，使用Cadence低功耗解決方案進行設計、驗證、實現與分析。經過Leon測試芯片證明，該65納米參考設計流程與UMC低功耗工具包的結合能夠在提高效率的同時管理設計復雜性、縮短上市時間并降低制造風險。

　　該UMC 65納米低功耗參考設計流程重點突出了Cadence低功耗解決方案的一些主要性能，包括 Cadence Incisive® 統一模擬器進行門級低功耗模擬；Cadence Encounter® RTL Compiler進行合成、低功耗與DFT單元插入；Encounter Conformal Low Power進行等效驗證與低功耗設計實現檢查；用于ATPG的Encounter Test；用于區塊配置、功率規劃和布局與繞線的 SoC Encounter RTL-to-GDSII系統；用于時序和SI簽收的Encounter Timing System；Cadence QRC Extraction；用于靜態功率與IR分析的VoltageStorm® PE；和功率提升時對突波電流進行動態分析的VoltageStorm DG 與 Virtuoso® UltraSim。此外，UMC的低功耗套件，包括其對應CPF的庫，被確認為參考設計流程開發的一部分。

　　“我們正在與Cadnece緊密合作，解決設計師在65納米下面臨的復雜設計問題，同時通過綜合的低功耗解決方案實現更快的量產化，”UMC的設計方法學副總裁錢達生(Darsun Tsien)說。“通過我們與Cadence的長期合作，我們能夠為設計師提供經過驗證的低功耗技術，管理功耗問題并實現大膽的快速上市目標。”

　　“這種基于CPF的流程是Cadence與UMC共同合作的成果，加快了低功耗設計的實現，”Cadence前鋒倡議與IC數字部門全球副總裁徐季平(Chi-Ping Hsu)說。“UMC工藝技術與Cadence低功耗解決方案的結合為我們的共同客戶提供了實現大膽項目目標的能力，同時能夠在整個設計過程中保持低功耗目標。”

　　供應情況

　　該參考流程套件包含設計資源、執行腳本、一本操作說明書和一本全面的工作手冊。該65納米低功耗參考設計流程將于2008年7月通過UMC銷售部門提供。