Cadence推出Innovus設計實現系統周轉時間減少最高達10倍，并交付最佳品質的結果

　　Cadence(Cadence Design Systems, Inc. )今天發布Cadence® Innovus™ 設計實現系統，這是新一代的物理設計實現解決方案，使系統芯片(system-on-chip，SoC)開發人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標的的設計。Innovus設計實現系統由具備突破性優化技術所構成的大規模的并行架構所驅動，在先進的16/14/10納米FinFET工藝制程和其他成熟的制程節點上通常能提升10%到20%的功耗、性能和面積指標，并實現最高達10倍的全流程提速和容量增益。

　　有關Innovus設計實現系統的詳細信息，請點擊查閱：www.cadence.com/news/innovus.

　　Innovus設計實現系統具備的幾項核心技術可以幫助物理設計工程師在滿足功耗/面積預算要求下實現最佳的性能、或者在滿足頻率指標的同時確保功耗/面積最小。以下為Innovus的核心技術，包括：

　　· 全新的以GigaPlace解算器為基礎的布局技術，包括slack驅動和拓撲結構/引腳接入/顏色感知，從而實現最佳的管道布局、線長、利用率及PPA，為后續優化流程提供最佳起點。

　　· 先進的時序和功耗驅動優化，多線程執行和層次感知，確保最佳性能的同時減少動態和漏電功耗。

　　· 獨有的并發時鐘和數據路徑優化，包括混合式H-tree自動生成，在降低功耗的同時提高多環境差異性優化、并最大限度的提升性能。

　　· 新一代Slack驅動布線算法包含線道感知時序優化技術，能盡早處理信號完整性并改善布線前后的關聯性。

　　· 全流程多目標技術，能夠同步進行電子與物理優化以避免單一優化的局限性，從而獲得全面最佳的PPA。

　　Innovus設計實現系統還提供多項技術，大幅度提高每一個布局和布線迭代的迭代時間。其全流程核心算法經過多線程運算的強化，在業內標準的8～16核CPU硬件標準上實現了大幅度加速。此外，Innovus設計實現系統還具備業界第一個大規模分布式并行解決方案，支持1千萬及以上規模設計模塊的實現。貫穿整個流程的多情境加速提升了運行速度，即使面對日益增加的多模、多角情境。

　　除了提供一流的PPA和最優化的周轉時間以外，Innovus設計實現系統也提供一個通用用戶界面(UI)，貫穿了綜合、設計實現和signoff工具;并通過數據模型和API集成Tempus™ 時序簽收方案和Quantus™ QRC 寄生參數提取方案。這些方案共同實現了快速、精準、10納米立即可用的signoff收斂，方便客戶采用和開發端對端的全定制化流程。客戶也可以受益于卓越的可視化報告，實現增強調試、根本原因分析和數據驅動的設計流程管理。

　　“在ARM，我們不斷推進硅與EDA工具技術的極限，響應客戶產品市場的要求，在緊張的工期內交付產品。”ARM CPU事業部總經理Noel Hurley表示：“我們與Cadence密切合作，在開發ARM® Cortex®-A72處理器時利用Cadence Innovus設計實現系統，提升了5倍的運行時間、同時在我們的面積目標內實現2.6GHz以上的性能。居于這個結果，我們相信全新的物理設計實現方案能夠幫助我們雙方的客戶及時交付復雜、先進制程的SoC設計項目。

　　“以下客戶已經開始使用Innovus設計實現系統，協助他們達成更高性能、更低功耗和更小面積的目標，在市場上領先其競爭對手推出自己的設計。”Cadence數字與Signoff事業部資深副總裁Anirudh Devgan博士表示：“最早使用該方案進行量產設計的客戶都反饋PPA得到極大的提升，周轉時間大幅提速，遠超過競爭對手的解決方案。”