如何通過電源去耦來保持電源進(jìn)入集成電路（IC）的各點(diǎn)的低阻抗？

　　如何通過電源去耦來保持電源進(jìn)入集成電路(IC)的各點(diǎn)的低阻抗?

　　諸如放大器和轉(zhuǎn)換器等模擬集成電路具有至少兩個(gè)或兩個(gè)以上電源引腳。對(duì)于單電源器件，其中一個(gè)引腳通常連接到地。如ADC和DAC等混合信號(hào)器件可以具有模擬和數(shù)字電源電壓以及I/O電壓。像FPGA這樣的數(shù)字IC還可以具有多個(gè)電源電壓，例如內(nèi)核電壓、存儲(chǔ)器電壓和I/O電壓。

　　不管電源引腳的數(shù)量如何，IC數(shù)據(jù)手冊(cè)都詳細(xì)說明了每路電源的允許范圍，包括推薦工作范圍和最大絕對(duì)值，而且為了保持正常工作和防止損壞，必須遵守這些限制。

　　然而，由于噪聲或電源紋波導(dǎo)致的電源電壓的微小變化—即便仍在推薦的工作范圍內(nèi)—也會(huì)導(dǎo)致器件性能下降。例如在放大器中，微小的電源變化會(huì)產(chǎn)生輸入和輸出電壓的微小變化，如圖1所示。

　　圖1. 放大器的電源抑制顯示輸出電壓對(duì)電源軌變化的靈敏度。

　　放大器對(duì)電源電壓變化的靈敏度通常用電源抑制比(PSRR)來量化，其定義為電源電壓變化與輸出電壓變化的比值。

　　圖1顯示了典型高性能放大器(OP1177)的PSR隨頻率以大約6dB/8倍頻程(20dB/10倍頻程)下降的情況。圖中顯示了采用正負(fù)電源兩種情況下的曲線圖。盡管PSRR在直流下是120dB，但較高頻率下會(huì)迅速降低，此時(shí)電源線路上有越來越多的無用能量會(huì)直接耦合至輸出。

　　如果放大器正在驅(qū)動(dòng)負(fù)載，并且在電源軌上存在無用阻抗，則負(fù)載電流會(huì)調(diào)制電源軌，從而增加交流信號(hào)中的噪聲和失真。

　　盡管數(shù)據(jù)手冊(cè)中可能沒有給出實(shí)際的PSRR，數(shù)據(jù)轉(zhuǎn)換器和其他混合信號(hào)IC的性能也會(huì)隨著電源上的噪聲而降低。電源噪聲也會(huì)以多種方式影響數(shù)字電路，包括降低邏輯電平噪聲容限，由于時(shí)鐘抖動(dòng)而產(chǎn)生時(shí)序錯(cuò)誤。