中芯國際和芯原推出低漏電工藝標準設計平臺

 該平臺為低電源、低漏電應用而高度優化
芯原股份有限公司（VeriSilicon  Holdings  Co.,  Ltd.，簡稱：芯原）和全球領先的代工廠之一中芯國際集成電路制造有限公司  (Semiconductor  Manufacturing  International  Corporation,  SMIC)（以下簡稱中芯國際）（紐約證券交易所代碼：SMI；香港證券交易所代碼：0981.HK）共同宣布，推出用于中芯國際  0.13um  低漏電工藝的芯原標準設計平臺（Standard  Design  Platform，簡稱  SDP）。該  SDP  包括用于單端口和雙端口靜態存儲器  (SRAM)  的存儲器編譯器、擴散可編程只讀存儲器  (ROM)、雙端口寄存器文件編譯器、標準單元庫以及  I/O  單元庫。 
       這種新的  SDP  被特別最優化，適用于低漏電和低電源，并且已經通過中芯國際的  0.13um  Low  Leakage  Silicon  Shuttle  Prototyping  Service  在硅中得到證明。此外，這種  SDP  支持業界領先的  EDA  工具，包括  Cadence、Synopsys、Magma  和  Mentor  Graphics。 
       芯原董事長、總裁兼首席執行官  Wayne  Dai  博士表示：“全球數百個客戶已經將芯原的  SDP  用于他們的設計中，許多復雜的百萬門的系統級芯片  (SoC)  已經實現了首個硅成功并且開始了批量生產。我們已經為這種新推出的  SDP  開發了低漏電和低電源技術、特別為中芯國際的  0.13um  低漏電工藝進行了優化；這項技術能顯著降低集成電路  (IC)  電能消耗，從而實現電池支持的應用產品（如手持設備）的優化使用。” 
        中芯國際總裁兼首席執行官  Richard  Chang  則表示：“我們感謝我們戰略合作伙伴之一  --  芯原不斷地在技術組合改進中提供巨大支持，從而使我們能更好地為我們的中國及全球客戶服務。在技術的飛速發展中，中芯國際意在與芯原緊密合作，以為技術最前線提供合作的優勢。”