Cadence推出新一代Encounter RTL-to-GDSII流程

全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence^® Encounter^® RTL-to-GDSII流程，面向高性能千兆級設計，包括在20納米最新技術節點上的新設計。這種最新的RTL-to-GDSII設計、實現與簽收流程是與領先的IP與晶圓廠合作伙伴及客戶合作開發的，能更有效地進行SoC開發，滿足并超越當今市場所需的功耗、性能與面積需求。

最新RTL-to-GDSII工藝建立于Cadence成功的產品基礎之上，進一步促進其在當今最先進的高性能、低功耗SoC設計方面的功耗、性能與面積方面的技術領先地位。此流程所對應的有Encounter RTL Compiler, Encounter Test, Encounter ECO Designer, Encounter Digital Implementation System, Clock Concurrent Optimization (CCOpt), Encounter Timing System, Encounter Power System, Cadence QRC Extraction, Cadence Physical Verification System和可制造性設計技術等。

    “Cadence Encounter RTL-to-GDSII流程幫助我們及時實現基于1 GHz ARM^® Cortex™-A5處理器的智能手機平臺的芯片性能與功能目標，并且擁有更高的開發效率，”Spreadtrum總裁兼首席執行官Leo Li博士說,“該新工藝流程擁有物理感知綜合和GigaOpt引擎等特色，可實現卓越的功耗-性能-面積權衡，支持我們在高級工藝節點上的復雜設計的開發目標。中國的3G低成本智能手機市場目前正在飛速發展，我們的智能手機平臺目前正在把握這一市場機會。

    關于高性能設計、實現與驗證的技術細節將會在3月13至14日于圣荷塞舉辦的CDNLive!硅谷Cadence用戶大會上詳細探討，大會現已開始接受注冊。其他有關最新Encounter 數字流程的技術詳情也將會在一系列Cadence在線研討會上討論。    

    最新Encounter 20納米技術以其建造即正確的雙掩模支持實現可靠的20納米芯片性能，涵蓋的功能包括布局規劃、布置與布線乃至簽收時序、功率與物理驗證。該方法可以改進20納米雙掩模設計的晶粒尺寸效率，并實現更有效的工程變更單（ECO）修訂。Cadence物理驗證系統的改良提供了晶圓廠認證的20納米設計內檢查與最終簽收功能，確保DRC與雙掩模的可拆分性 (color correctness) 。

    這次的最新版Encounter RTL-to-GDSII流程還包括最新的GigaOpt引擎，它獨具特色地融入了關鍵的物理感知綜合技術與物理優化，能實現更快的時序閉合和更好的收斂結果。這是一種高度靈活的優化引擎，支持采用高性能處理器的設計。通過駕馭多CPU的能力，該引擎將會比傳統優化引擎更快。此外，新型獨特的CCOpt技術統一了時鐘樹綜合與物理優化，實現10%的設計性能提升，可將時鐘樹功率與面積降低30%。

    此次新版本的另外一個關鍵組成部分是GigaFlex™技術，這是一種極大提升設計容量的新功能，可處理當今最大的1億單元以上的設計。如今設計師可以只用過去所需時間的10%就能實現全芯片設計拓撲目標，讓他們能夠及早發現潛在問題，從而盡快實現最理想的設計布局。 GigaFlex技術可用于同步進行從頂層到模塊級式層級設計與實現，以指數級大幅減少迭代與總設計周期時間。此外，自動化的功能性ECO技術可加快預掩膜和后掩膜ECO變更，這樣，可以通過智能層級式設計處理減少數小時或數天的時間。

    “我們一直非常密切地和我們的IP與晶圓廠伙伴及客戶合作，推進我們的技術，應對最高級工藝尺寸上高性能，千兆級芯片的挑戰，”Cadence晶片實現部研發高級副總裁Chi-Ping Hsu說，“我們再次展示了對于提供領先技術的努力，幫助最先進的設計使用最先進的工藝。”