高分辨率ADC的板布線(07-100)

　　高速ADC(模/數變換器)是各種應用領域(如質譜儀，超聲，激光雷達/雷達，電信收發機模塊等)中關鍵的模擬處理元件。無論應用是基于時域或頻域，都需要ADC最高的動態性能。更快和更高分辨率的ADC，可使超聲系統具有更詳明的圖像，使通信系統具有更高數據的處理能力。
　　
　　隨著14位或更高分辨率ADC的采樣率繼續提高到百兆采樣范圍，隨之而來的是系統設計人員必須成為時鐘設計和分配及板布線方面的專家。

　　本文描述的是系統設計方面的一些關鍵性問題，特別關注印制電路板(PCB)地和電源平面布線技術。現代化的ADC需要現代化的板設計。沒有精確的時鐘源或仔細設計的板布線，則高性能變換器將達不到其性能指標。

　　單IF外差接收機結構和高級的功率放大器線性化算法，正在對ADC性能提出要求。這樣的系統正在把變換器的固有抖動性能推向低于1/2 PS。同樣，測試儀器工程師需要在寬帶內有非常低的噪聲性能，以便高級頻譜分析儀開發。

　　因此，高速數據變換系統中最重要的子電路是時鐘源。這是因為時鐘信號的定時精度會直接影響ADC的動態性能。

　　為了使這種影響最小，ADC時鐘源必須具有非常低的定時抖動或相位噪聲。若在選擇時鐘電路時不考慮這種因數，則系統動態性能不會好。這與前端模擬輸入電路的質量或變換器的固有抖動性能無關。精確的時鐘在精確的時間間隔總能提供沿轉換。

　　實際上，時鐘沿在連續變化的時間間隔到達。因此，這種定時的不確定性，可以借助數據變換過程綜合評估采樣波形的信噪比。

　　最大時鐘抖動由下式確定：

　　Tj(rms)=(VIN(p-p) /VINFSR）×(1/(2(N+1)×π×fin)

　　假若輸入電壓(VIN)等于ADC的滿標范圍(VINFSR)，則抖動要求變為ADC分辨率(N位)和被采樣輸入頻率(fin)的因數。

　　對于70MHz 輸入頻率，總抖動要求是：

　　Tj(rms)=1× (1/215π×70×106))

　　Tj(rms)=140fs

　　由于很多系統通過背板或另外連接分配參考時鐘，這會降低信號質量，所以，通常用本機振蕩器(低相位噪聲的VCXD)做為ADC的定時源。圖1示出用NS公司的LMX2531時鐘合成實現定時產生。連接到定時產生器的LMX2531由可編程分頻器合成器輸出，給出小于100毫微微秒的抖動性能。