基于DDS驅動PLL結構的寬帶頻率合成器設計

　　結合數字式頻率合成器(DDs)和集成鎖相環(PLL)各自的優點，研制并設計了以DDS芯片AD9954和集成鎖相芯片ADF4113構成的高分 辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結果看，該頻率合成器達到了設計目標。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進為5 Hz，相位噪聲為-91dBc。

　　DDS的參考信號由晶振產生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(PLL)的參考信號由 DDS的輸出信號驅動。VCO的輸出頻率由PLL芯片的電荷泵(CP)輸出，并通過低通濾波器(LPF)后控制。頻率合成器的輸出信號為VCO的輸出信 號。該頻率合成器通過單片機提供控制信號，以改變DDS中FTW和PLL的分頻比。

　　VCO輸出信號頻率與DDS輸出信號頻率間的關系為：

　　而DDS的輸出頻率由頻率控制字K控制，且有：

　　式中：M是DDS的相位累加器的位數;fref是DDS的內部時鐘。這樣，式(1)可以寫成：

　　在圖1所示的結構中，由于DDS模塊具有較高的頻率分辨率，所以從式(3)可以看出，理論上輸出信號具有比傳統結構更高的頻率分辨率。設計中晶振頻率為 400 MHz，PLL分頻比為27。由式(3)計算可知，該頻率源可以實現5 Hz的頻率分辨率。其中DDS的輸出頻率為22～37 MHz，所以系統輸出頻率范圍為594～999 MHz，達到了設計要求。

　　l.2 電路實現

　　對于DDS模塊，采用了AD9954芯片產生低頻參考信號。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的頻率控制字。在400 MHz的時鐘頻率下，輸出頻率分辨率可以達到約4.7×10-5Hz，具有14位可編程移相單元。芯片采用了先進的：DDS技術，內部集成14位的高性能 DAC。該DAC具備優秀的動態性能，相位噪聲優于-120 dBc/

　　PLL模塊在該設計結構中尤為重要。在此采用ADF4113鎖相環芯片。ADI公司研制的數字鎖相頻率合成器ADF4113，最高工作頻率可達4 GHz，主要應用于無線射頻領域，用以構成數字鎖相環，鎖定某一頻率。該電路內部資源主要包括可編程的模分頻 器：8/9，16/17，3z/33，64/65;可編程的14位參考頻率分頻器;可編程的射頻信號分頻器;3線串行總線接口;模擬和數字的鎖定狀態檢測 功能。該芯片的最高鑒相頻率達到55 MHz，芯片的底噪為-171 dBc/