基于DDS技術和單片機設計的射頻信號干擾器

　　文中介紹的干擾器能夠產生3種干擾信號：隨機干擾、點頻干擾和掃頻干擾，其中點頻干擾和掃頻干擾是基于單片機對DDS芯片AD9852的控制產生，整個系統(tǒng)的控制靈活、高效。測試結果表明，系統(tǒng)能夠準確產生所需要的干擾信號，滿足抗干擾性能測試的需要。雖然本設計產生的干擾信號位于406 MHz頻段，但這樣的電路結構也可用于其它頻段(需修改VCO、PLL等電路)，例如手機通信頻段，因此本電路結構對其它頻段的應用同樣具有借鑒意義。

　　隨著電子設備的使用越來越普遍，電子設備之間的干擾問題也越來越突出，特別是通信設備的干擾問題，這使得電路工程師在電子產品的設計過程中不得不考慮設備的抗干擾問題，并且有必要對通信設備的抗干擾能力進行測試。文中介紹的射頻信號干擾器可用于測試通信設備的抗干擾能力，能夠產生如下3種干擾：

　　1)隨機干擾。在目標頻率范圍內產生頻率隨機的干擾信號，湮沒目標頻率，也會降低信噪比，形成對正常通信的壓制。

　　2)點頻干擾。在已知目標頻率的情況下，瞄準目標頻率輸出干擾信號，產生對目標通信的壓制效果。

　　3)掃頻干擾。在目標頻率范圍內進行頻率掃描，當干擾信號頻率與通信頻率的碰撞概率達到一定數值時，就會影響通信的信噪比，導致誤碼率增加，產生有效干擾。

　　射頻信號干擾器的設計基于DDS技術和鎖相環(huán)(PLL)技術，通過單片機進行控制，能夠產生分辨率極高的干擾頻率，控制方便、靈活。

　　1硬件電路設計

　　射頻信號干擾器原理框圖如圖1所示，當微波開關接通406.0~406.1 MHZVCO時，輸出隨機干擾噪聲;當微波開關接通BPF時，輸出點頻干擾或掃頻干擾噪聲。

　　圖1硬件系統(tǒng)原理框圖

　　1.1隨機干擾

　　基帶噪聲信號源的隨機電壓噪聲施加到VCO的電壓控制端，產生噪聲調頻信號。406.0~406.1 MHZVCO輸出信號的頻率表示為：

　　ωvco=ωo+Kvco(Vo+Anu(t)) (1)

　　式中：ωo為控制電壓為零時VCO輸出頻率，Kvco為VCO電壓控制增益，Vo為直流控制電壓，An為噪聲放大電路增益，u(t)為基帶噪聲信號。

　　當微波開關選通隨機噪聲輸出時，輸出信號為

　　Vo(t)=KSKAUvcoCOS(ωo+Kvco(Vo+Anu(t)) (2)

　　式中：KS為微波開關增益，KA為放大器增益，Uvco為VCO輸出信號幅度。干擾機的輸出為調頻噪聲，噪聲幅度為KSKAUvco，噪聲的中心頻率為ωo+Kvco(Vo，噪聲頻譜的范圍取決于Anu(t)的幅度。

　　1.2點頻干擾與掃頻干擾

　　點頻干擾與掃頻干擾通過單片機控制DDS專用芯片AD9852實現，AD9852具有功耗低，相位累加器位數高，可產生高頻率的正弦波等優(yōu)點。

　　DDS輸出頻率：

　　f0=KF×fc/2N (3)

　　其中，KF為頻率控制字，fc為外部參考時鐘的頻率，Ⅳ為DDS相位累加器位數。AD9852的頻率控制字為48bit，即N=48。

　　輸出頻率分辨率由下列公式決定：

　　Δf=fc/2N (4)

　　根據Nyquist定理，DDS外部參考時鐘頻率至少是輸出頻率的2倍(f0/2)，但工程應用中，一般將參考頻率設為最高輸出頻率的5倍以上。本設計中參考頻率為97.5MHz，將的值代入式(4)，得DDS輸出信號的頻率分辨率為3.5 × 10-7Hz。

　　AD9852內置12bit DAC，其輸出模擬信號頻譜中除f0外還帶有fc、fc±f0等頻率分量(fc一f0的頻率最低)，需設計一個LPF將其濾除，此處采用了圖2所示的七階Butterworth低通濾波器,對該濾波器使用ADS仿真的結果如圖3所示，81 MHz處的衰減達到- 80.683 dB。

　　圖2七階Butterwoth低通濾波器

　　圖3濾波器仿真結果