工程師：基于多層板PCB設計時的EMI解決方案

電源匯流排

在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題并非到此為止。由於電容呈有限頻率響應的特性，這使得電容無法在全頻帶上生成干凈地驅動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態電壓就是主要的共模EMI干擾源。我們應該怎麼解決這些問題?

就我們電路板上的IC而言，IC周圍的電源層可以看成是優良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優良的電源層的電感要小，從而電感所合成的瞬態信號也小，進而降低共模EMI。

當然，電源層到IC電源引腳的連線必須盡可能短，因為數位信號的上升沿越來越快，最好是直接連到IC電源引腳所在的焊盤上，這要另外討論。

為了控制共模EMI，電源層要有助於去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什麼程度才算好?問題的答案取決於電源的分層、層間的材料以及工作頻率(即IC上升時間的函數)。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。

上升時間為100到300ps的器件并不多，但是按照目前IC的發展速度，上升時間在100到300ps范圍的器件將占有很高的比例。對於100到 300ps上升時間的電路，3mil層間距對大多數應用將不再適用。那時，有必要采用層間距小於1mil的分層技術，并用介電常數很高的材料代替FR4介電材料。現在，陶瓷和加陶塑料可以滿足100到300ps上升時間電路的設計要求。

盡管未來可能會采用新材料和新方法，但對於今天常見的1到3ns上升時間電路、3到6mil層間距和FR4介電材料，通常足夠處理高端諧波并使瞬態信號足夠低，就是說，共模EMI可以降得很低。本文給出的PCB分層堆疊設計實例將假定層間距為3到6mil。電磁屏蔽

從信號走線來看，好的分層策略應該是把所有的信號走線放在一層或若干層，這些層緊挨著電源層或接地層。對於電源，好的分層策略應該是電源層與接地層相鄰，且電源層與接地層的距離盡可能小，這就是我們所講的“分層"策略。

多電源層的設計

如果同一電壓源的兩個電源層需要輸出大電流，則電路板應布成兩組電源層和接地層。在這種情況下，每對電源層和接地層之間都放置了絕緣層。這樣就得到我們期望的等分電流的兩對阻抗相等的電源匯流排。如果電源層的堆疊造成阻抗不相等，則分流就不均勻，瞬態電壓將大得多，并且EMI會急劇增加。

如果電路板上存在多個數值不同的電源電壓，則相應地需要多個電源層，要牢記為不同的電源創建各自配對的電源層和接地層。在上述兩種情況下，確定配對電源層和接地層在電路板的位置時，切記制造商對平衡結構的要求。

總結

鑒於大多數工程師設計的電路板是厚度62mil、不帶盲孔或埋孔的傳統印制電路板，本文關於電路板分層和堆疊的討論都局限於此。厚度差別太大的電路板，本文推薦的分層方案可能不理想。此外，帶盲孔或埋孔的電路板的加工制程不同，本文的分層方法也不適用。

電路板設計中厚度、過孔制程和電路板的層數不是解決問題的關鍵，優良的分層堆疊是保證電源匯流排的旁路和去耦、使電源層或接地層上的瞬態電壓最小并將信號和電源的電磁場屏蔽起來的關鍵。理想情況下，信號走線層與其回路接地層之間應該有一個絕緣隔離層，配對的層間距(或一對以上)應該越小越好。根據這些基本概念和原則，才能設計出總能達到設計要求的電路板。現在，IC的上升時間已經很短并將更短，本文討論的技術對解決EMI屏蔽問題是必不可少的。