國產(chǎn)廠商切入下一代存儲技術(shù)：3D DRAM

隨著 ChatGPT 等人工智能應(yīng)用的爆發(fā)式增長，全球?qū)λ懔Φ男枨笳灾笖?shù)級態(tài)勢攀升。然而，人工智能的發(fā)展不僅依賴于性能強(qiáng)勁的計(jì)算芯片，更離不開高性能內(nèi)存的協(xié)同配合。

傳統(tǒng)內(nèi)存已難以滿足 AI 芯片對數(shù)據(jù)傳輸速度的要求，而高帶寬內(nèi)存（HBM）憑借創(chuàng)新的堆疊設(shè)計(jì)，成功攻克了帶寬瓶頸、功耗過高以及容量限制這三大關(guān)鍵難題，為 AI 應(yīng)用的高效運(yùn)行提供了重要支撐。

但如今，傳統(tǒng) HBM 已經(jīng)受限，3D DRAM 能夠提供更高帶寬。同時(shí)還能進(jìn)一步優(yōu)化功耗表現(xiàn)，全球的存儲廠商也普遍將 3D DRAM 視為下一代內(nèi)存技術(shù)突破帶寬瓶頸的關(guān)鍵方向。

3D DRAM：下一代 DRAM 存儲技術(shù)

在傳統(tǒng)平面 DRAM 制程微縮逐漸逼近物理極限的當(dāng)下，3D DRAM 應(yīng)運(yùn)而生，成為了 DRAM 存儲技術(shù)發(fā)展的新方向。

傳統(tǒng) DRAM 的存儲單元采用平坦化設(shè)計(jì)，這一結(jié)構(gòu)極大地限制了存儲密度的提升。而 3D DRAM 通過垂直堆疊存儲層的創(chuàng)新方式，能夠在相同的空間占用范圍內(nèi)集成更多的存儲單元，從而在不增加芯片面積的前提下，顯著提高存儲容量。

隨著 DRAM 制程工藝的不斷縮小，電流泄漏、信號干擾等問題愈發(fā)嚴(yán)重，尤其是 16nm 以下的 DRAM 制造，面臨著巨大的技術(shù)挑戰(zhàn)。3D DRAM 借助垂直堆疊存儲單元的獨(dú)特架構(gòu)，實(shí)現(xiàn)了對有限面積的高效利用，有效緩解了制程微縮帶來的困境。

需要特別注意的是，HBM 屬于堆疊芯片存儲器，與 3D NAND 閃存這類單片芯片存在本質(zhì)區(qū)別。若能在 HBM 架構(gòu)中應(yīng)用單片 3D DRAM 芯片，將有望為存儲性能帶來立竿見影的提升。

4F2 結(jié)構(gòu)是關(guān)鍵突破口，行業(yè)巨頭爭相布局

頭部 DRAM 廠商持續(xù)推進(jìn) DRAM 制程的升級，但在平面結(jié)構(gòu)下，制程的進(jìn)一步縮小已接近極限，此時(shí) 3D DRAM 的出現(xiàn)成為了突破瓶頸的關(guān)鍵。要實(shí)現(xiàn)對有限面積的高效利用，存儲單元布局必須打破傳統(tǒng)的水平排列模式，其核心發(fā)展路徑主要分為兩類：一是將存儲單元結(jié)構(gòu)垂直化，以大幅壓縮空間占用；二是借鑒建筑領(lǐng)域的堆疊邏輯，實(shí)現(xiàn)存儲單元陣列的立體排布。

4F2 結(jié)構(gòu)作為存儲單元垂直化的關(guān)鍵技術(shù)方案，通過將傳統(tǒng)水平分布的源極、柵極與漏極轉(zhuǎn)化為垂直層級結(jié)構(gòu)，使單個(gè)存儲單元的面積縮減約三分之一，為 DRAM 的高密度集成奠定了堅(jiān)實(shí)基礎(chǔ)。

4F2 以最小特征尺寸 F 來描述存儲單元面積，這一表述方式與標(biāo)準(zhǔn)邏輯單元高度（如「6T 單元」）的軌道度量類似。在 DRAM 中，最小特征尺寸通常指字線或位線的寬度，或是它們之間的間距。4F2 作為一種簡潔的存儲單元布局密度表示方法，便于不同技術(shù)方案之間的比較。理論上，4F2 單元的尺寸僅為 6F2 單元的三分之二，這意味著在不縮小最小特征尺寸的情況下，存儲密度有望提高 30%。不過需要注意的是，存儲密度的擴(kuò)展并非僅受單元布局影響，還受到其他多種因素的制約，因此實(shí)際應(yīng)用中密度提升幅度可能會(huì)低于理想狀態(tài)下的 30%。

4F2 單元是單個(gè)位單元的理論極限。要理解這一點(diǎn)，需明確特征尺寸既可以指線寬，也可以指線與線之間的間距（即半間距）。在線寬與間距組成的圖案中，間距實(shí)際為 2F 而非 F，由此可見，單個(gè)位單元可能達(dá)到的最小尺寸為 4F2，而非單純的 F2。這也就意味著，一旦實(shí)現(xiàn) 4F2 架構(gòu)，DRAM 在水平方向上的擴(kuò)展，就只能依賴于縮小最小特征尺寸 F 本身。但就目前的技術(shù)發(fā)展情況而言，縮小 F 的難度正迅速增大，甚至在未來可能完全不具備可行性。

在 4F2 技術(shù)架構(gòu)的研發(fā)方面，行業(yè)巨頭紛紛發(fā)力。三星正在積極開發(fā)垂直通道晶體管（VCT）DRAM，SK 海力士則全力推進(jìn)垂直柵極（VG）DRAM，兩者均以 4F2 為核心技術(shù)架構(gòu)。美光公司的 NVDRAM（其中 NV 代表非易失性）于 2023 年在國際電子器件會(huì)議（IEDM）上首次亮相，在 2025 年的超大規(guī)模集成電路研討會(huì)（VLSI 2025）上再次引發(fā)關(guān)注。這款 NVDRAM 采用 4F2 架構(gòu)，結(jié)合了釕字線和 CMOS 底層陣列的鐵電（HZO）DRAM 技術(shù)，展現(xiàn)出了獨(dú)特的技術(shù)優(yōu)勢。

除了傳統(tǒng)芯片巨頭，新興企業(yè)也在 3D DRAM 領(lǐng)域積極探索。NEO Semiconductor 公司宣布推出一項(xiàng)全新技術(shù)，旨在徹底改變當(dāng)前 DRAM 存儲器的發(fā)展格局。該公司推出了兩款全新的 3D X-DRAM 單元設(shè)計(jì)，分別為 1T1C（單晶體管單電容）和 3T0C（三晶體管零電容）。按照計(jì)劃，NEO Semiconductor 預(yù)計(jì)于 2026 年生產(chǎn)出 3D X-DRAM 的概念驗(yàn)證測試芯片，這款芯片的存儲容量有望達(dá)到當(dāng)前普通 DRAM 模組的 10 倍，將極大地提升 DRAM 的存儲能力。

此外，NEO Semiconductor 還表示，基于 3D X-DRAM 技術(shù)，能夠生產(chǎn)出 230 層的 128Gbit DRAM 芯片，其存儲密度是當(dāng)前 DRAM 的 8 倍。在人工智能應(yīng)用持續(xù)發(fā)展的背景下，下一波 AI 應(yīng)用（如 ChatGPT）對高性能、大容量存儲半導(dǎo)體的需求將大幅增長，而 3D X-DRAM 技術(shù)正是滿足這一需求的關(guān)鍵所在。

不僅如此，NEO Semiconductor 基于 3D X-DRAM 技術(shù)，還研發(fā)出了全球首款 X-HBM 架構(gòu)。該架構(gòu)實(shí)現(xiàn)了 32K 位數(shù)據(jù)總線和 512Gbit 的存儲容量，其帶寬和存儲密度分別達(dá)到現(xiàn)有內(nèi)存的 16 倍和 10 倍，成功突破了傳統(tǒng) HBM 技術(shù)的瓶頸，將為 AI 芯片提供超高帶寬和超大容量的存儲支持，進(jìn)一步推動(dòng)人工智能技術(shù)的發(fā)展。

3D DRAM 接近現(xiàn)實(shí)！沉積技術(shù)實(shí)現(xiàn)突破

近日，比利時(shí)微電子研究中心（IMEC）與根特大學(xué)的研究人員聯(lián)合發(fā)布論文，宣布他們在 120 毫米晶圓上成功生長出 300 層硅（Si）和硅鍺（SiGe）交替層，這一成果標(biāo)志著 3D DRAM 的研發(fā)取得了關(guān)鍵進(jìn)展，讓 3D DRAM 離商業(yè)化應(yīng)用又近了一步。

挑戰(zhàn)始于晶格不匹配。硅和硅鍺晶體的原子間距略有不同，因此當(dāng)堆疊時(shí)，各層自然會(huì)想要拉伸或壓縮。可以把它想象成試圖堆疊一副牌，其中第二張牌都比第一張牌稍大——如果沒有仔細(xì)對齊，牌堆就會(huì)扭曲和傾倒。用半導(dǎo)體術(shù)語來說，這些「傾倒」表現(xiàn)為位錯(cuò)，即可能會(huì)破壞存儲芯片性能的微小缺陷。

為了解決這個(gè)問題，該研究團(tuán)隊(duì)仔細(xì)調(diào)整了 SiGe 層中的鍺含量，并嘗試添加碳，碳就像一種微妙的膠水，可以緩解壓力。它們還在沉積過程中保持極其均勻的溫度，因?yàn)榉磻?yīng)器中即使是微小的熱點(diǎn)或冷點(diǎn)也會(huì)導(dǎo)致生長不均勻。

3D DRAM 降低光刻設(shè)備依賴，中國優(yōu)勢凸顯

據(jù)了解，三星的 VCT DRAM 預(yù)計(jì)最快將在未來兩到三年內(nèi)推出實(shí)物產(chǎn)品，并正式面向市場；2024 年，SK 海力士展示了采用 5 層堆疊結(jié)構(gòu)的 3D DRAM 原型產(chǎn)品，其良率達(dá)到了 56.1%，展現(xiàn)出了良好的產(chǎn)業(yè)化前景；美光則在 3D DRAM 專利領(lǐng)域占據(jù)優(yōu)勢，擁有數(shù)量眾多的專利，其技術(shù)路徑主要是在不改變存儲單元（Cell）放置的情況下，對晶體管和電容器的形狀進(jìn)行創(chuàng)新設(shè)計(jì)。

值得關(guān)注的是，在 3D DRAM 的工藝流程中，圖形化步驟大幅精簡，高難度蝕刻/沉積工序顯著增加。二維 NAND 曾是光刻精度競賽的主戰(zhàn)場，其存儲單元平面微縮需求遠(yuǎn)超 DRAM 與邏輯芯片。但轉(zhuǎn)向三維架構(gòu)后，NAND 通過堆疊層數(shù)實(shí)現(xiàn)密度躍升，高深寬比蝕刻等重要性凸顯。3D DRAM 趨勢下，產(chǎn)業(yè)價(jià)值正在從光刻設(shè)備向蝕刻、沉積環(huán)節(jié)遷移。

目前中國大陸在光刻設(shè)備資源方面受到一定限制，而 3D DRAM 的技術(shù)特點(diǎn)恰好使其對光刻設(shè)備的依賴程度較低。這一特點(diǎn)為中國大陸在 3D DRAM 領(lǐng)域的發(fā)展提供了有利條件。在關(guān)鍵設(shè)備研發(fā)方面，國內(nèi)企業(yè)取得了重要進(jìn)展。中微公司已經(jīng)成功開發(fā)出深寬比達(dá)到 90:1 的刻蝕設(shè)備，能夠滿足 3D DRAM 制造過程中對高精度刻蝕的需求，為國內(nèi) 3D DRAM 產(chǎn)業(yè)的發(fā)展提供了重要的設(shè)備支持。

此外，在 4F2和 3D DRAM 中，有一項(xiàng)重要技術(shù)是將控制電路（周邊電路，如感應(yīng)放大器、WL 驅(qū)動(dòng)器、解碼器等）垂直堆疊，芯片面積可以進(jìn)一步縮小，就需要將繪制有 DRAM 單元陣列的晶圓和繪制有控制電路的晶圓分開制作，再進(jìn)行 W2W 鍵合。而青禾晶元等國產(chǎn)鍵合設(shè)備廠商已經(jīng)突破混合鍵合、常溫鍵合等技術(shù)。

相應(yīng)地，國內(nèi)存儲廠商也積極布局 3D DRAM 相關(guān)技術(shù)。龍頭存儲廠商布局已具有 Xtacking 架構(gòu)的 DRAM 專利。根據(jù)國家知識產(chǎn)權(quán)局網(wǎng)站查詢，早在 2020 年其就申請了關(guān)于具有 Xtacking 架構(gòu)的 DRAM 專利，Xtacking 架構(gòu)為其生產(chǎn) 3D NAND 存儲器的特有架構(gòu)，采用了三維晶圓混合鍵合工 藝。根據(jù)專利描述，具有 Xtacking 架構(gòu)的 DRAM 存儲器包括具有形成于其中的陣列晶體管的第一晶圓，和具有形成于其中的電容器結(jié)構(gòu)的第二晶圓，以及形成于第一晶圓和第二晶圓之間的包括多個(gè)鍵合結(jié)構(gòu)的鍵合界面。

目前，3D DRAM 的研發(fā)正在全球范圍內(nèi)同步推進(jìn)。中國芯片制造商在 3D DRAM 領(lǐng)域具有成為潛在顛覆者的巨大潛力，因?yàn)閲鴥?nèi)企業(yè)有著強(qiáng)烈的動(dòng)力去開發(fā) 3D 技術(shù)——3D 技術(shù)不依賴于先進(jìn)的光刻技術(shù)，這一特點(diǎn)與中國當(dāng)前的半導(dǎo)體產(chǎn)業(yè)發(fā)展環(huán)境高度契合，有望助力中國在全球存儲芯片競爭中占據(jù)更有利的地位。