Mentor 推出 Calibre nmLVS-Recon 技術，顯著簡化 IC 電路驗證過程

為了幫助集成電路 (IC) 設計人員更快地實現設計收斂，Mentor, a Siemens business 近日將Calibre^? Recon 技術擴展至 Calibre nmLVS 電路驗證平臺。Calibre Recon 技術于2019年推出，作為 Mentor Calibre nmDRC 套件的擴展，旨在幫助客戶在早期驗證設計迭代期間快速、自動和準確地分析 IC 設計中的錯誤，從而極大地縮短設計周期和產品上市時間。

Calibre nmLVS-Recon 解決方案能夠幫助芯片級系統 (SoC) 工程師、電路設計人員和 IC 電路驗證團隊在開發階段的早期，識別并解決選定的系統錯誤，縮短電路驗證的總周轉時間。這些系統錯誤不僅會消耗寶貴的計算資源，而且可能產生數百萬個錯誤結果，其中許多錯誤是因為設計數據不完整而產生。Calibre nmLVS-Recon 解決方案的早期采用者在分析早期設計時能夠實現 10 倍以上的運行時間改善，內存需求減少3 倍。

“Calibre nmLVS-Recon建立了電路驗證使用模型的全新范式，”三星電子設計支援副總裁 Jongwook Kye 表示，“通過將Calibre nmLVS-Recon 技術與三星經過認證的 Sign-off Calibre nmLVS 設計套件相結合，我們的共同客戶將可以在早期設計中實現更快的迭代，從而縮短 LVS 驗證周期，在三星實現快速tape out。”

Calibre nmLVS-Recon 技術基于靈活的配置框架，支持多種使用模型，使設計團隊能夠選擇和分析特定類別的電路驗證問題。該工具采用自動化的智能執行啟發法（intelligent execution heuristics），旨在幫助用戶在完整的 Calibre nmLVS Signoff 流程與 Calibre Recon 選擇的電路驗證檢查之間無縫導航。借助數據分區、設計細分、數據復用、任務分布和錯誤管理的高級選項，可按原樣將 Calibre nmLVS-Recon 流程與任何晶圓代工廠/集成設備制造商 (IDM) 的 Calibre sign-off 設計套件結合使用，而且可以應用于任何工藝技術節點。

早期的設計版本通常包含許多明顯的系統違規問題。例如，“網絡短路” (shorted nets) 這樣的違規會造成數百萬個錯誤，而且會耗費大量計算資源。現在，電路驗證工程師可以使用 Calibre nmLVS-Recon 短路隔離配置，以交互和迭代的方式快速有效地查找并修復這一類型的違規問題。此選項是內置的，可以實現最佳靈活性和設計分析意圖的變化，同時保持易用性和無縫的使用模型轉換。

“通過向 Calibre 平臺添加 Calibre nmLVS-Recon 技術，Mentor能夠繼續協助客戶直面日趨復雜的 IC 設計挑戰。”Mentor的Calibre 設計解決方案產品管理副總裁 Michael Buehler-Garcia 表示，“Calibre nmDRC-Recon 方法提供的早期設計探索已經幫助多個設計團隊節省了大量的版圖驗證時間。現在，Mentor 通過 Calibre nmLVS-Recon 技術帶來了同樣的優勢，在縮短電路驗證的總周轉時間的同時，還幫助設計團隊解決了當今芯片設計的復雜性問題。”

Calibre nmLVS-Recon已隨 2020 年 7 月發布的 Calibre 系列同期上市，并計劃在以后的版本中提供更多功能。