如何使用PlanAhead/Adept加速管腳排布

原文：在排布FPGA管腳生成ucf文件的過程中，當FPGA管腳較多的時候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實現管腳排布。特別是當需要排布的管腳有一定的規律或者需要滿足一些條件時，使用工具進行管腳排布具有很明顯的優勢。

當大量管腳需要分配時，首先需要將這些管腳分配到指定的區域內，如將同一條總線的管腳分配在同一個bank里面，將同一個接口所有管腳分配在幾個連續的bank里面等等。因此，首先可以準備一個ucf，然后將需要分配的管腳錄入，只指明線網名字和電平標準。然后在PlanAhead里面建立一個進行IO Planning的工程，導入這個ucf。如果導入的是一個已經排布好的管腳，需要重新排布，可以選中所有管腳，去除現有排布；如果有差分信號線，首先將差分信號線的P和N綁定。然后指定所選bank里面的禁用管腳，將指定的管腳組(如一條總線)放入此bank中，使用的命令是place IO port in an IO bank。對于放置在同一個bank中的不同類型信號，如普通數據總線和時鐘輸入信號，可以先將該bank的所有時鐘功能管腳、VREF管腳、VRP/VRN功能都先禁止掉，然后把數據總線排布下去，然后打開被禁用的是時鐘功能管腳，再將時鐘功能管腳自動排布下去。按照此方法，依次將所有的管腳放入指定區域。此時，所有管腳都已經按一定的順序規則的排布在各個bank里面，如一條位寬為36bits的總線，總線內各個管腳按編號從小到大一次排布在芯片的連續36個管腳位置；如果是差分信號，則P/N對分別放置在bank的一對P/N管腳上。 完成此過程以后，將管腳排布結果導出到ucf里面，然后再將ucf導入到Adept中，進行小范圍內的調整。在Adept界面中，可以看到一個bank中各種管腳的類型，現在需要做的，是在bank范圍內做微調。具體而言，如果隨路時鐘輸入沒有走時鐘管腳，則需要將隨路時鐘輸入放置在SRCC或MRCC管腳上，如果本bank有管腳電平標準需要用到VREF和DCI，則必須把VREF和VRP/VRN管腳保留，不能用作用戶管腳。這些操作只需在Adept界面執行簡單的粘貼復制命令就能完成，不容易引入書寫錯誤，而且只需花費少量的時間就可完成。當這些細節調整做好以后，就可以將結果再次導出到ucf中，此時ucf中管腳排布按照bank整齊的排列，在同一個bank中也是按順序排布。在此ucf的基礎上，稍作整理，就產生了最終可用的ucf文件。