IC設計中的低功耗解決方案

　　Cadence Low-Power Solution是業界第一個將邏輯設計、驗證和實現技術與Si2認可的Common Power Format(CPF)相結合的完整流程。將這種全面的方法應用于低功耗設計，團隊可以提高效率、降低風險，并實現時序、功率和面積要求之間的更好的權衡。

　　低功耗SoC的設計、驗證和實現的集成解決方案

　　功耗是半導體產業浮現的首要問題 便攜和無線通訊消費電子設備的功耗考慮已經成為很多產品規范的主要考慮因素。即便是有線設備以及在過去電池電力不成問題的其它產業領域，封裝、穩定性和冷卻成本也使得功耗成為更小尺寸工藝中的突出問題。特別是當設計轉向90納米以下工藝節點之后，功耗管理成為整個設計和制造鏈中的一個重要考慮。

　　采用高級功率管理技術進行設計 為達到所需的功耗目標，設計團隊越來越多地采用高級功率管理技術，例如多供應電壓（MSV）和電源關斷（PSO）。不過這些技術提高了設計復雜度并帶來了風險。傳統設計流程無法解決因采用高級低功耗技術而導致的新問題。結果設計團隊通常求助于專門的或者高度缺乏靈活性的方法。其結果是效率更加 低下、上市時間更長、芯片故障風險提高，以及性能、時序和功耗之間的低效權衡。

　　業界第一套完整的低功耗解決方案 為幫助設計團隊采用高級功耗降低技術，Cadence開發了低功耗芯片設計、驗證和實現的第一套完整的解決方案。Cadence Low-Power Solution結合了一批來自多種Cadence平臺的技術，這些先進的產品都應用了Common Power Format (CPF)——這是Si2認可的規格，用于在設計過程初期確定節能技術，這使他們可以分享和復用智能的低功耗設計。

　　Cadence Low-Power Solution的優點包括：

　　· 降低風險 ： 將手動調整的需要降到最低，使用強勁的驗證方法，設計團隊可以消除源自功能和結構缺陷的芯片故障風險。

　　· 更高的效率和更快的上市時間 ： 高度集成和自動化幫助設計團隊維持高生產力水平。此外，通過在流程中減少迭代次數，并控制芯片的重新投片，設計團隊可以有效解決上市時間問題。

　　· 改進的芯片質量(QoS) ： 通過流程初期易于使用的“假設”探索，設計師可以確定最理想的功率結構，以實現目標規格。隨后，實現流程中的優化引擎能夠對時序、功率和面積目標進行最適當的權衡。

　　技術

　　Cadence Low-Power Solution將邏輯設計、驗證和實現技術與Common Power Format (CPF) 相結合。這些兼容CPF的高級技術能夠在最先進和充滿挑戰性的SoC中實現低功耗設計。

　　· Incisive Design Team Simulator and Incisive Enterprise Simulator

· Incisive Design Team Manager and Incisive Enterprise Manager

　　· Encounter RTL Compiler全局綜合

　　· Encounter Conformal Low Power

　　· Encounter Test

　　· SoC Encounter System

· VoltageStorm power rail驗證