使用ADSP-CM408F ADC控制器的電機控制反饋采樣時序

　　該情況的一個示例如圖4所示。該圖顯示了典型電流波形和相關的各種零電平、峰值電平以及標稱電平，圖4顯示的電流電平將轉換為通過信號測量系統傳播(如圖5所示)的比例量(參見表1)。

　　圖4. 電流反饋信號幅度

　　表1. 電流反饋信號幅度

　　本示例采用連接LEM?,的CAS 6-NP霍爾效應傳感器，其初級匝數為3，具有0 V至5 V輸出，后接增益為0.5的信號調理電路。

　　圖5. 電流反饋路徑的調整關系

　　ADC操作時序

　　ADCC控制器觸發采樣事件后，ADC操作本身具有一個轉換時間延遲。圖9顯示單次ADC事件與每個ADC接口相關聯，且使能兩次事件同步采樣的情況。

　　有三個獨立的轉換周期與ADC操作有關。

　　1. 寫入8位控制字，選擇ADC讀取通道(ADCC_EVTCTL.CTLWD)。

　　2. 置位轉換脈沖，使能ADC采樣和轉換。

　　3. 讓16位ADC數據回流至ADCC。

　　ADCC提供這3個事件相位的片選和選通時鐘信號。ADCC與ADC的接口為串行接口，采用雙通道位操作。因此，每個CS脈沖期間提供的最小時鐘周期數(ADCC時序控制寄存器的NCK段)為8。其他重要的設置有：ADC時鐘頻率、轉換周期片選信號之間的最小延遲(tCSCS)(ACLK周期內)，以及CS邊沿和ACLK邊沿之間的最小延遲(tCSCK和tCKCS)。因此，單個同步采樣信號對的ADC轉換周期時間tCONV_ADC可表示為：

　　其中，fACLK表示ADCC時鐘頻率。

　　ADCC時鐘由處理器系統時鐘(fSYSCLK)通過ACKDIV分頻(在時序控制寄存器ADCC_TCA中)在內部產生，計算如下：

　　其結果是系統時鐘來源于處理器內核時鐘(fCORECLK)。當fCORECLK為fSYSCLK的整數倍時，獲得最佳系統性能。完成ADC轉換后，額外延遲是因為ADC數據通過DMA傳輸至數據存儲器，并最終由中斷請求服務將數據幀準備就緒，供主應用程序使用。因此，在應用中，從觸發(例如，PWM SYNC脈沖)到數據可用的總時間為：

　　tCONV_TOTAL = tCONV_ADC + tDMA + tIRQ

　　其中：

　　tDMA是DMA傳輸的平均時間。

　　tIRQ是中斷請求服務的平均時間。

　　圖9. 單次事件同步采樣的轉換時間

　　典型時序設置見表2。表中還列出了對時序的一些約束條件。獲得正確ADC性能的絕對約束條件是，允許的ADC采樣和轉換周期(tCONV_ADC/3)必須至少為380 ns。單個同步采樣事件的時序結果如圖10所示，該結果與電機繞組電流的采樣有關(注意，該圖為了突出示例而略為夸大)。

　　圖10. 采樣延遲時間

　　采用這些設置時，在所需的電流波形采樣點與實際采樣點之間存在450 ns失調。該值等于一個片選脈寬(200 ns + 25 ns + 0 ns)加兩次片選之間的脈寬(225 ns)。 該結果造成平均電機繞組電流和實際采樣電流之間的ΔiSAMP產生差異，在時序調度中需加以考慮，雖然在1 kHz的典型電流控制環路帶寬環境中，這表示不超過0.2°的相移。此外，對于10 kHz的典型PWM頻率，ADC數據從產生PWM SYNC脈沖(表2中的設置)起，在不足2%的可用PWM周期時間內可供應用程序使用。如果在事件發生時ADC處于空閑狀態，則4至5個SYSCLK周期的額外延遲將存在于事件激活的時刻與ADC開始工作的時刻之間。

　　圖11. 采樣時刻調整的實現

　　表2. 典型ADC設置的時序設定