貫穿整個(gè)IC實(shí)現(xiàn)流程的集成化低功耗設(shè)計(jì)技術(shù)

其中一項(xiàng)標(biāo)準(zhǔn)技術(shù)是將設(shè)計(jì)分為大量“電壓島”（圖2）。雖然供電電壓較低的電壓島，其性能也就較差，但其動態(tài)功耗也將大幅降低。

圖2. 多電壓域（multi-Vdd）設(shè)計(jì)類型。

在將設(shè)計(jì)分為多個(gè)電壓島時(shí)，信號從一個(gè)電壓域到另一個(gè)電壓域傳輸必須要插入適當(dāng)?shù)碾妷恨D(zhuǎn)換器或隔離元件。一個(gè)真正有功耗意識的設(shè)計(jì)環(huán)境應(yīng)該能夠自動插入這些單元并做好其驗(yàn)證工作。

由電壓島和降頻技術(shù)所組成的動態(tài)電壓和頻率縮放（DVFS）是最先進(jìn)的一種降低動態(tài)功耗方式。系統(tǒng)可被設(shè)計(jì)為各個(gè)功能塊按照不同的電壓和頻率組合工作，隨著器件的操作模式變化而變化。這就是為什么多核處理器能具有長待機(jī)的電池壽命和高效的按需計(jì)算能力的原因。

靜態(tài)功耗

在當(dāng)今的工藝技術(shù)中，不工作時(shí)元器件的漏電流是個(gè)大問題。這種電流與溫度和開關(guān)閾值成指數(shù)關(guān)系，給功耗優(yōu)化工作帶來了很大困難。

解決靜態(tài)漏電問題的一種方式采用具備多閾值電壓（Vt）元器件的庫，在設(shè)計(jì)中一部分使用低閾值晶體管，其它部分則使用高閾值晶體管，不過這只能解決部分問題。其中低閾值晶體管開關(guān)速度較快但漏電流較高、功耗較大；而高閾值晶體則開關(guān)速度較慢但漏電流較低、功耗較小。

還有一種方式是利用高閾值電壓（high-Vt）開關(guān)來有選擇地切斷設(shè)計(jì)中未工作部分的電源。利用高閾值電壓開關(guān)來連接全局恒定電源線軌與局部開關(guān)電源線軌，讓局部線軌的電源根據(jù)需要開啟或關(guān)閉，這就提供了對功率門控的細(xì)粒度、中粒度和粗粒度的控制能力（如圖3）。

圖3. 多閾值CMOS晶體管能被用于功率門控，通過提供對局部電源導(dǎo)軌的細(xì)粒度控制從而降低功耗。

不過，所有這些方式都必須與功率分布網(wǎng)絡(luò)設(shè)計(jì)工作同步進(jìn)行，而不是在設(shè)計(jì)流程后期單獨(dú)進(jìn)行。首先，早期線軌分析必須在電源網(wǎng)格還未完成時(shí)執(zhí)行，這樣耗能元件才可均勻地分布在芯片中，避免熱點(diǎn)和局部電壓降問題。其次，要有選擇地使用線寬算法來解決電壓降和電遷移問題。當(dāng)然，這些技術(shù)都要求有早期集成化分析。