解析基于開關電源驅動的高速ADC設計方案

系統設計人員正面臨越來越多的挑戰，他們必須在不降低系統元件(如高速資料轉換器)性能的情況下讓設計最大程度地實現節能。設計人員們可能轉而裼瞇磯嘁緣緋毓┑緄撓τ(如某種手持終端、軟體無線設備或可攜式超音波掃描器)，也可能縮小產品的外形尺寸，因而必須尋求減少發熱的諸多方法。

極大降低系統功耗的一種方法是對高速資料轉換器的電源進行最佳化。資料轉換器設計和u程技術的一些最新進展，讓許多新型ADC可直接由開關電源來驅動，因而達到最大化功效的目的。

系統設計人員們習慣在交換式穩壓器和ADC之間使用一些低雜訊、低壓降穩壓器(LDO)，以清除輸出雜訊和開關頻率突波(請參見圖1)。

圖1：從傳統電源轉到最大功效電源。

但是，這種乾凈的電源設計代價是高功耗，因為LDO要求壓降余量來維持正常的執行。最低壓降一般為200到500mV，但在一些系統中則可高達1到2V(例如，ADC的3.3V電壓軌產生自一個使用LDO的5V開關電源時)。

就一個要求3.3V電壓軌的資料轉換器而言，300mV的LDO壓降增加約10%的ADC功耗。這種效應在資料轉換器中更加顯著，因為它具有更小的u程節點和更低的電源電壓。例如，1.8V時，相同300mV壓降增加約17%(300mV/1.8V)的ADC功耗。因此，將該鏈路的低雜訊LDO去除可產生巨大的節能效果。去除LDO還可以降低設計板級空間、熱量以及成本。

本文闡述包括超高性能16位元ADC在內的一些TI高速ADC可在ADC性能無明顯降低的條件下直接透過交換式穩壓器驅動。為了闡述的方便，我們對兩款不同的資料轉換器(一款使用高性能BiCOM技術(ADS5483)，另一款使用低功耗CMOS技術(ADS6148)，以進行開關電源雜訊的感應性研究。本文的其他部份對所得結果分別進行介紹。

裼BiCOM技術的ADC

這種u程技術實現寬輸入頻率圍下的高訊號雜訊比(SNR)和高無突波動態圍(SFDR)。BiCOM轉換器一般還具有許多晶片去耦電容器和非常不錯的電源抑制比(PSRR)。我們對ADS5483評估板(ADS5483EVM)進行了電源研究，其具有一個使用TPS5420交換式穩壓器(Sw_Reg)的板上電源;一個低雜訊LDO(TPS79501);以及一個外部實驗室電源使用選項。

我們使用圖2所示不同結構實施了5次實驗，旨在確定ADS5483透過一個交換式穩壓器直接執行時出現的性能降低情況。

圖 2：使用ADS5483EVM的5次實驗電源結構。

由于ADS5483類比5V電源到目前為止表現出對電源雜訊的最大感應性，因此該研究忽略了3.3V電源的雜訊。ADS5483產品說明書中列出的PSRR支援這種情況：兩個3.3V電源的PSRR至少高出5V類比電源20dB。

5次實驗的結構變化配置如下：

實驗 1：

一個5V實驗室電源直接連接到5-V類比輸入，同時繞過交換式穩壓器(TPS5420)和低雜訊LDO(TPS79501)。使用一個板上LDO(TPS79633)產生ADS5483低感應度3.3V類比及數位電源的3.3V電壓軌。

實驗2

將一個10V實驗室電源連接到TPS5420降壓穩壓器，其使用一個5.3V輸出。這樣可為TPS79501提供一個300mV 壓降，因而產生一個5V電壓軌。

實驗3

使用TPS5420，從10V實驗室電源產生一個5V電壓軌。本實驗中，我們繞過了TPS79501低雜訊LDO。圖3a顯示，如‘實驗2’連接的LDO較好地減少了交換式穩壓器的5.3V輸出峰值電壓。但是，圖3b顯示5VVDDA電壓軌鐵氧體磁珠之后輸出沒有巨大的差異。

圖3：實驗2(使用LDO)和實驗3(無LDO)的示波器截圖對比。

實驗 4

本實驗配置方法與‘實驗3’相同，但去除了TPS5420輸出的RC緩n器電路，其會引起高振鈴和大開關頻率突波。

我們可在圖4中清楚的觀察到RC緩n器電路的影響。

圖4：5VVDDA電壓軌的電源雜訊。

去除LDO并沒有在鐵氧體磁珠之后表現出明顯的差異，而去除RC緩n器電路則會導致更大的清潔5VVDDA 電壓軌電壓峰值進入ADC。我們將在稍后詳細研究RC緩n器電路的影響。