芯片-封裝協同設計進一步發展

  

　　倡導和實現芯片封裝協同設計的努力已經持續很多年了。隨著90 nm工藝技術逐漸進入量產階段，芯片與封裝的同步設計才開始真正變成現實。這種轉變的一個跡象是處于該領域的兩家公司，Optimal和Rio Design Automation最近宣布了一項聯合開發計劃。

　　這項計劃的目的是為90 nm節點的協同設計完成框架性工作。兩家公司目前提供的設計工具都與其他大規模EDA公司的工具兼容。該項計劃的主要驅動力來自于在芯片設計的起始階段可以并行進行芯片和封裝的同步設計。

　　該計劃將Rio Design Automation公司的RioMagic工具與Optimal公司的PakSi-E工具聯系在一起。在Optimal公司剛剛發布他們的一套系統級封裝（SiP）分析工具后的一周，就發表了該項合作聲明。

　　RioMagic據稱是一套考慮到封裝問題的芯片設計軟件，可以綜合從芯片I/O到封裝焊球之間的互連。PakSi-E則可以對封裝設計進行三維電磁分析，用來驗證或發現可能帶來的芯片性能改變。該計劃的目標之一是在芯片設計的早期階段就可以確定芯片的I/O排布，這樣可以對整個芯片—封裝互連系統的成本和性能進行優化。




　　這些看起來并不是一個巨大的成就，但事實上它確實很重要。由于用于系統級芯片（SoC）的封裝通常會有幾層，封裝的成本可能超過芯片本身，這樣對封裝設計的優化就顯得尤為重要。對I/O（信號、功率和地引腳）排布進行優化的芯片可以采用層數較少的封裝基板，這種優化會帶來整個系統成本的顯著降低。

　　如果在芯片設計流程的起始階段就確定了I/O排布，封裝的設計就可以與芯片的設計平行展開，縮短了產品的設計周期。目前用于SoC的封裝設計周期是四到六個星期，這樣整個產品的設計周期可以顯著縮短。

　　即便優化I/O排布不能得到更可靠或更高性能的封裝，該方案仍具有價值。隨著IC的時鐘速度向吉赫范圍發展，保持封裝性能的可靠是一項相當艱巨的任務。在這樣的時鐘速度下，對封裝性能的分析—即便只是初步分析—也必須包含對電磁場分布的徹底分析，否則會造成極大偏差。將這類檢驗一直拖到芯片設計的最后階段將造成產品上市的延遲。

　　這樣的工具對SoC或SiP產品的設計都是很有用的。它可以用來選擇SoC還是SiP，由于這種選擇需要在產品設計流程的早期就要完成。

　　如果選擇SiP方案，那么協同設計就更為關鍵。在這這種情況下，封裝需要把芯片彼此連接，這時封裝中的互連與SoC中片上互連的作用是等同的。可以采用多種方法完成這些互連。在某些SiP中，可能采用基板層的走線。而芯片疊層的SiP則采用引線鍵和將芯片彼此相連，并連接到封裝上。在某些情況中，SiP中每個芯片的設計都需要在最初階段就開始考慮封裝的互連。

　　這兩個公司計劃在未來幾個月內發布更多的成果，而實際上需要的進展則更多。IC具有數千個I/O的趨勢還會繼續發展。例如3D IC和帶有埋置無源元件的芯片模塊之類的前瞻性技術可能還會需要比協同設計更多的考慮。

　　工業界正處于芯片-封裝協同設計這一流程的起始階段：清楚了需要采用這樣的技術并在制造用于協同設計的工具。為了解決更復雜的芯片—封裝協同設計問題需要有更多進展，還有更多尚未出現的設計方法需要開發并確定。