CPLD設計的驅動數碼顯示電路案例

library ieee;
use ieee.std_logic_1164.all;
entity sel81 is
port(sel:in std_logic_vector(2 downto 0);
a,b,c,d,e,f,g,h:in std_logic_vector(3 downto 0);
q:out std_logic_vector(3 downto 0));
end sel81;
architecture rtl of sel81 is
begin
process(a,b,c,d,e,f,g,h,sel)
variable cout: std_logic_vector(3 downto 0);
begin
case (sel) is
when 000=>cout:=a;
when 001=>cout:=b;
when 010=>cout:=c;
when 011=>cout:=d;
when 100=>cout:=e;
when 101=>cout:=f;
when 110=>cout:=g;
when others=>cout:=h;
end case;
q=cout;
end process;
end rtl;

1.3.4 七段譯碼器模塊
七段譯碼器模塊 DISP 如圖1.8 所示。DISP 模塊是七段譯碼器，將輸入的4 位二進制數轉換為數碼顯示管所對應的數字。例如輸入為4 位二進制數0000 的時候，使數碼顯示管顯示0，則要七段譯碼器輸出為0111111，即g 段為0，g 段發光二極管不亮，其他發光二極管被點亮，顯示效果為0。DISP 模塊輸入信號D[3..0]接到八選一數據選擇模塊的輸出信號Q[3..0]；七段譯碼器輸出信號Q[6..0]接數碼管的a～g 管腳。

圖 1.8 七段譯碼器模塊DISP

library ieee;
use ieee.std_logic_1164.all;
entity disp is
port(d:in std_logic_vector(3 downto 0);
q:out std_logic_vector(6 downto 0));
end disp;
architecture rtl of disp is
begin
process(d)
begin
case d is
when0000=>q=0111111;
when0001=>q=0000110;
when0010=>q=1011011;
when0011=>q=1001111;
when0100=>q=1100110;
when0101=>q=1101101;
when0110=>q=1111101;
when0111=>q=0100111;
when1000=>q=1111111;
when others=>q=1101111;
end case;
end process;
end rtl;

1.3.5 驅動八位數碼管顯示的整體電路
將各個模塊連接起來構成整體電路圖如圖 1.9 所示，可以實現用CPLD 設計一個驅動八位數碼管顯示電路的功能。clk 是時鐘脈沖輸入信號，經過時鐘脈沖計數器CN8 模塊，將信號以3 位2 進制數的形式輸出，輸出信號是COUT[2..0]。時鐘脈沖計數器CN8 的輸出同時作為3 線―8 線譯碼器DECODER3_8 和八選一數據選擇器SEL81 地址碼SEL[2..0]的輸入。時鐘脈沖計數器CN8 的輸出經過3 線―8 線譯碼器DECODER3_8 譯碼其輸出信號Vss[7..0]接到八位數碼管的陰極Vss7、Vss6、Vss5、Vss4、Vss3、Vss2、Vss1、Vss0 端，決定點亮哪位數碼管。同時時鐘脈沖計數器CN8 模塊輸出的信號也進入數據選擇器SEL81 地址碼SEL[2..0]的輸入，進行輸出數據的選擇，其輸出是Q[3..0]。八選一數據選擇器SEL81 模塊的輸出是Q[3..0]再經過七段譯碼器DISP 模塊，將其翻譯成可以用數碼顯示管的數據。七段譯碼器DISP 模塊的輸出Q[6..0]分別經300 歐電阻接數碼顯示管的a～g 管腳。八選一數據選擇器模塊的輸入端，可根據具體需要進行設計。

圖 1.9 驅動八位數碼管顯示的整體電路