SOPC的運動視覺處理系統

（1） Nios II嵌入式處理器

Nios II嵌入式處理器是一款通用的 RISC結構的 CPU，它定位于廣泛的嵌入式應用。在 Nios II IDE集成開發環境中，按照操作提示添加、設置相關參數，在幾分鐘之內就能生成一個 Nios II嵌入式處理器。其硬件開發過程為：

① 分析系統所要完成的功能、達到的性能

② 啟動 SOPC Builder，選取具體的 FPGA型號

③ 定義 CPU，外圍器件，存儲系統等模塊

④ 為各個模塊分配基地址和中斷請求號（IRQ）

⑤ 生成 Nios系統模塊，引腳鎖定，編譯軟件開發過程為：

① 在 SOPC Builder中啟動 Nios II IDE

② 創建 C/C++軟件工程，并指定目標硬件

③ 利用工程模本編寫相應的程序

④ 編譯后，即可下載到硬件中運行

Nios II IDE中可以采用 C/C++或者匯編語言進行程序的編寫，其文件擴展名分別為 .c和.s。一個單獨的 Nios II/f CPU大約需要占用 1800個 LEs，如果再添加一些定時器，外圍器件等，那么占用的邏輯單元會進一步增加。

（2）數字信號處理塊

Stratix II系列 FPGA內部具有數字信號處理塊（ DSP Blocks，DSP塊）。數字信號處理塊可以支持不同數據寬度的乘法器（ 9×9、18×18、36×36）和操作模式（乘法運算、復數乘法運算、乘加運算和乘法累加運算），每個 DSP塊提供了 2.8 GMACS的 DSP數據吞吐量。最大 Stratix II器件 EP2S180內部含有 96個數字信號處理塊，能夠提供了 284 GMACS的吞吐量，可以支持 384個 18×18乘法器。此外，數字信號處理塊增加了新的舍入和飽和支持，便于將 DSP固件代碼導入 FPGA。一些應用如話音處理，由于存放數據的存儲緩沖是固定寬度，可以使用舍入和飽和。現在采用了支持舍入和飽和的數字信號處理塊，可以很方便地將基于 DSP處理器的設計導入到 FPGA中進行實現。

在 Altera的可編程器件上進行 DSP系統設計，需要有同時支持高級的算法和硬件描述語言的開發工具。MathWorks的 MATLAB和 Simulink系統級的設計工具具備了算法開發、仿真、驗證能力。Altera的 DSP Builder將這些工具與 Altera的開發工具組合在一起，提供了一個系統設計、算法設計和硬件設計共享的 DSP開發平臺。

（3）視頻圖像處理
IP核第三方提供有許多應用于通信、圖像編解碼、視頻處理的可定制 IP核。合理地利用這些 IP核，在保證性能與可靠性的同時，可以大大縮短開發時間。下面介紹的是色彩空間轉換 IP。