賽靈思重回DAC并提出關鍵問題

—— 能用All Programmable為何還用ASIC？

作者：時間：2012-06-06 來源：電子產品世界

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　　All Programmable技術和器件的全球領先企業賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )宣布出席 2012 年 6 月 3 日至 7 日在美國舊金山舉行的全球設計自動化大會 (DAC)，這也是該公司 11 年后第一個展臺展示活動，展示內容為其全新的Vivado™ 設計套件。隨著專用器件設計的成本和風險不斷提升，只有極少數超大批量商品的生產才適用于專用器件設計。針對成本、功耗、性能和密度等日益嚴格的產品需求，可編程平臺已成為設計者的唯一選擇。我們要問的是：在能夠選擇All Programmable技術的時候，為何還要用 ASIC?

本文引用地址：http://www.czjhyjcfj.com/article/133244.htm

　　內容：2012 年第 49 屆全球設計自動化大會 (DAC)
　　地點：加利福尼亞州舊金山 Moscone 中心 730 號展臺
　　時間：展覽：2012 年 6 月 4 日至 6 日
　　大會活動：2012 年 6 月 3 日至 7 日

　　賽靈思采用 28nm 技術，致力于開發All Programmable的技術和器件，超越了硬件進入軟件，超越了數字進入模擬，超越了單芯片進入了3D堆疊芯片。全新開發的 Vivado 設計套件可滿足未來 10 年All Programmable器件的設計需求，并架起通往 ASIC 領域的寬闊橋梁。Vivado 設計套件是以系統和 IP 為中心的新一代設計系統，能解決系統級集成能力和實現效率方面的瓶頸問題。訪問賽靈思展臺的觀眾將了解到，Vivado 設計套件能將可編程設計工作效率提高四倍，降低設計成本，加速產品上市，滿足最高集成度的軟/硬件可編程設計需求。參會者還將了解到 Vivado 設計套件如何支持滿足ASIC設計標準要求的IP 元數據、IP 接口、設計工具以及賽靈思聯盟計劃成員推出的日益豐富的 IP 和設計工具解決方案。

　　賽靈思專家將在以下的展臺演示、深度技術研討會和會議小組討論環節等探討以下議題：

　　展臺內的技術專題活動

Vivado 設計套件簡介——全新的Vivado 設計套件相對傳統設計流程而言，可將集成度和實現效率提高四倍，而且通過簡化設計工作，降低了成本，并支持設計環境的自動化，同時不限制設計環境，保持靈活性。
Vivado ，以 IP 和系統為中心的設計環境——Vivado 設計套件是一款以 IP 和系統為中心的設計環境，包括 Vivado IP 集成器(是一款交互式設計與驗證環境，可通過接口層互聯，以圖形方式連接賽靈思、第三方提供的 IP 核或專有 IP 核來創建和驗證層次化系統。)和 Vivado IP 封裝器(幫助賽靈思和第三方 IP 提供商以及最終客戶封裝內核、模塊或完成的設計，并配套提供所有約束條件、測試平臺和技術文檔)。
Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規范直接應用于 FPGA，且無需手動創建 RTL，從而加速了設計實現進程。
Vivado 實現與分析——Vivado 設計套件共享可擴展數據模型的架構設計能支持不同設計來源、示意圖、層次化瀏覽器、設計報告、消息、布局規劃和器件編輯器視圖間的交叉探測。這種獨特的功能通過圖形化反饋，確定每個設計階段存在的設計問題，從而加速調試進程和時序收斂。

　　展臺內的展覽演示

　　所有 Vivado 設計套件演示均采用 Zynq™-7000 可擴展處理平臺或基于 3D 堆疊芯片的 Virtex^®-7 2000T 來展示功能。賽靈思就每個硬件平臺將展示：

Vivado IP 集成器——是一款交互式設計與驗證環境，可通過接口層互聯，以圖形方式連接賽靈思、第三方提供的 IP 核或專有 IP 核來創建和驗證層次化系統。
Vivado流程實現——隨著設計細化、綜合和布局布線的推進，Vivado 設計套件能讓您較早獲得功耗、時序和資源利用等關鍵設計參數。
Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規范直接應用于 FPGA，且無需手動創建 RTL，從而加速了設計實現進程。

　　賽靈思參會活動

　　6月5日：