聯(lián)電與Cypress攜手打造65納米SONOS閃存技術(shù)

　　聯(lián)電與Cypress 27日宣布采用新的65納米SONOS(Silicon Oxide Nitride Oxide Silicon;硅-氧-氮化硅-氧-硅)閃存技術(shù)，已成功產(chǎn)出有效硅芯片(working silicon)，預(yù)計將于第3季正式問世;聯(lián)電不但會采用此新制程為Cypress生產(chǎn)次世代PSoC可編程系統(tǒng)單芯片、nvSRAM和其他產(chǎn)品，也可在Cypress授權(quán)協(xié)議下，將此技術(shù)提供其他公司使用。

　　聯(lián)電資深副總顏博文表示，嵌入式NVM已成為諸多芯片設(shè)計的主要特性，公司目標(biāo)是提供有價值的技術(shù)解決方案，整合S65和LL65制程以滿足客戶需求，期望未來采用此制程技術(shù)的Cypress和其他客戶產(chǎn)品，都能加速進(jìn)入量產(chǎn)。

　　新的S65程是采用65納米SONOS嵌入式非揮發(fā)性內(nèi)存NVM (nonvolatile memory)技術(shù)，此技術(shù)制程已與聯(lián)電標(biāo)準(zhǔn)LL65制程整合，凡是采用LL65制程的芯片設(shè)計，不論是現(xiàn)有或新的設(shè)計，現(xiàn)都加入嵌入式閃存，優(yōu)點是新產(chǎn)品上市時間加快、開發(fā)成本較低，且?guī)缀醪粫蓴_其他硅智財?shù)脑O(shè)計。S65制程的主要優(yōu)勢，包含低功耗和抵抗內(nèi)存因為射線而發(fā)生軟錯誤(Soft Error Rate;SER)等，且相較于其他嵌入式閃存技術(shù)需要外加7~12層光罩，此技術(shù)僅需要在標(biāo)準(zhǔn)CMOS制程之外，額外加上3層光罩即可，S65制程同時可提供客戶高良率與低測試成本，就Cypress產(chǎn)品而言，和采用現(xiàn)有0.13納米S8制程生產(chǎn)相比，此一新制程預(yù)期將可減少75%的數(shù)組尺寸，并且減少50%的功耗。

　　閃存有2種不同的硅材料結(jié)構(gòu)，一是硅氧化氮氧化硅(SONOS)結(jié)構(gòu)，一為目前主流的浮動閘極(Floating Gate)結(jié)構(gòu)。 根據(jù)各家閃存廠的研究，浮動閘極有其技術(shù)上的限制，如NOR芯片在45納米以下、NAND芯片在32納米以下，因過薄的介電層會引起漏電，導(dǎo)致數(shù)據(jù)相互干擾，并出現(xiàn)芯片失效結(jié)果的問題存在。所以，許多閃存業(yè)者已開始回頭檢視SONOS技術(shù)的可行性，希望用以解決浮動閘極的技術(shù)瓶頸。

　　利用SONOS技術(shù)生產(chǎn)的閃存制程，主要是利用氮化硅絕緣層儲存電荷方式來儲存數(shù)據(jù)，再利用電荷捕捉方式來存取數(shù)據(jù)，SONOS十分適合用在高容量閃存芯片上，也具有芯片內(nèi)晶元(cell)更小、操作電壓更低等優(yōu)點。