- 設計了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個18 b有符號或17 b無符號數的乘法運算。該設計基于改進的布斯算法，提出了一種新的布斯譯碼和部分積結構，并對9-2壓縮樹和超前進位加法器進行了優化。該乘法器采用TSMC 0．18μn CMOS工藝，其關鍵路徑延遲為3．46 ns。
- 關鍵字：
布斯算法 18×18乘法器 FPGA
布斯算法介紹
您好，目前還沒有人創建詞條布斯算法!
歡迎您創建該詞條，闡述對布斯算法的理解，并與今后在此搜索布斯算法的朋友們分享。
創建詞條
關于我們 -
廣告服務 -
企業會員服務 -
網站地圖 -
聯系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473
