ualink ip 文章最新資訊

UALink規(guī)范推出打響撼動(dòng)英偉達(dá)AI統(tǒng)治的第一槍

UALink 的主要目標(biāo)之一是為 AI 加速器提供有競爭力的連接生態(tài)系統(tǒng)，該技術(shù)將與 Nvidia 成熟的 NVLink 技術(shù)相媲美，該技術(shù)使這家綠色公司能夠構(gòu)建機(jī)架級(jí) AI 優(yōu)化解決方案，例如 Blackwell NVL72。隨著 UALink 1.0 的出現(xiàn)，AMD、Broadcom、Google 和 Intel 等公司也將能夠使用行業(yè)標(biāo)準(zhǔn)技術(shù)而不是 Nvidia 的專有解決方案來構(gòu)建類似的解決方案，這意味著成本更低。Ultra Accelerator Link Consortium 周二正
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創(chuàng)意推全球首款HBM4 IP 于臺(tái)積電N3P制程成功投片

創(chuàng)意2日宣布，自主研發(fā)的HBM4控制器與PHY IP完成投片，采用臺(tái)積電最先進(jìn)N3P制程技術(shù)，并結(jié)合CoWoS-R先進(jìn)封裝，成為業(yè)界首個(gè)實(shí)現(xiàn)12 Gbps數(shù)據(jù)傳輸速率之HBM4解決方案，為AI與高效能運(yùn)算（HPC）應(yīng)用樹立全新里程碑。HBM4 IP以創(chuàng)新中間層（Interposer）布局設(shè)計(jì)優(yōu)化信號(hào)完整性（SI）與電源完整性（PI），確保在CoWoS系列封裝技術(shù)下穩(wěn)定運(yùn)行于高速模式。創(chuàng)意指出，相較前代HBM3，HBM4 PHY（實(shí)體層）效能顯著提升，帶寬提升2.5倍，滿足巨量數(shù)據(jù)傳輸需求、功耗效率提升1
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燦芯半導(dǎo)體推出DDR3/4, LPDDR3/4 Combo IP

近日，一站式定制芯片及IP供應(yīng)商——燦芯半導(dǎo)體（上海）股份有限公司宣布推出基于28HKD?0.9V/2.5V?平臺(tái)的DDR3/4, LPDDR3/4?Combo?IP?。該IP具備廣泛的協(xié)議兼容性，支持DDR3, DDR3L, DDR4和LPDDR3, LPDDR4協(xié)議，數(shù)據(jù)傳輸速率最高可達(dá)2667Mbps，并支持X16/X32/X64等多種數(shù)據(jù)位寬應(yīng)用。燦芯半導(dǎo)體此次發(fā)布的DDR3/4,?LPDDR3/4 Combo IP集成高性能DDR&nb
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Imagination繼續(xù)推動(dòng)GPU創(chuàng)新—發(fā)布全新DXTP GPU IP將功效提升20%

Imagination于不久前正式發(fā)布了DXTP GPU IP，這款新產(chǎn)品的亮點(diǎn)在于，在標(biāo)準(zhǔn)圖形工作負(fù)載下，其能效比（FPS/W）相比前代產(chǎn)品實(shí)現(xiàn)了高達(dá)20%的提升。作為GPU IP行業(yè)的領(lǐng)導(dǎo)者，截至2023年的公開數(shù)據(jù)顯示，搭載Imagination IP授權(quán)的芯片累計(jì)出貨量高達(dá)110億顆。這些芯片廣泛應(yīng)用于移動(dòng)設(shè)備（包括智能手機(jī)）、汽車、消費(fèi)電子產(chǎn)品和電腦等多個(gè)領(lǐng)域。此次功效得到大幅提升的DXTP GPU的發(fā)布，正值在DeepSeek等大模型技術(shù)的推動(dòng)下，邊緣AI設(shè)備廣泛興起的產(chǎn)業(yè)轉(zhuǎn)型期，功效更高的G
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UALink還是Ultra Ethernet，面向AI的數(shù)據(jù)中心協(xié)議

AI 和 HPC 數(shù)據(jù)中心中的計(jì)算節(jié)點(diǎn)越來越需要擴(kuò)展到芯片或封裝之外，以獲取額外的資源來處理不斷增長的工作負(fù)載。他們可能會(huì)征用機(jī)架中的其他節(jié)點(diǎn)（縱向擴(kuò)展）或使用其他機(jī)架中的資源（橫向擴(kuò)展）。問題是目前沒有開放的 Scale-up 協(xié)議。到目前為止，這項(xiàng)任務(wù)一直由專有協(xié)議主導(dǎo)，因?yàn)榇蟛糠肿罡咝阅艿挠?jì)算都是在大型數(shù)據(jù)中心使用定制芯片和架構(gòu)完成的。雖然以太網(wǎng)在橫向擴(kuò)展方面很受歡迎，但對(duì)于 AI 和高性能計(jì)算工作負(fù)載來說，它并不理想。但兩種新協(xié)議 UALink 和 Ultra Ethernet 旨在解決當(dāng)前縱向擴(kuò)
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Imagination：軟件定義汽車時(shí)代，一場由算力驅(qū)動(dòng)的出行革命

當(dāng)一輛汽車的性能不再由發(fā)動(dòng)機(jī)排量決定，而是取決于車載芯片的算力與軟件的智能程度，這場由" 軟件定義汽車"（SDV）引發(fā)的產(chǎn)業(yè)革命已勢不可擋。在2025 年CES 展會(huì)上，全球科技巨頭紛紛亮出面向未來十年的智能汽車解決方案，而在這場技術(shù)競速中，芯片架構(gòu)的創(chuàng)新與人工智能的深度應(yīng)用正在重塑整個(gè)汽車產(chǎn)業(yè)鏈。在這個(gè)背景之下，EEPW 與Imagination 的高級(jí)產(chǎn)品總監(jiān)Rob Fisher進(jìn)行了深度的交流采訪，揭示了這場變革背后的技術(shù)邏輯與產(chǎn)業(yè)圖景。Imagination 高級(jí)產(chǎn)品總監(jiān)Rob
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將lwIP TCP/IP堆棧整合至嵌入式應(yīng)用的界面

輕量化TCP/IP（lwIP）堆棧是TCP/IP協(xié)議的精簡實(shí)作，專門設(shè)計(jì)用來縮減RAM內(nèi)存的使用量，這使其非常適合用在嵌入式系統(tǒng)。它提供三種獨(dú)特的應(yīng)用程序編程接口（API）:? 未封裝的低階API? 負(fù)責(zé)網(wǎng)絡(luò)通訊的高階 API? BSD 風(fēng)格的socket套接字 API本文專注探討使用未封裝API接口的范例。運(yùn)用未封裝API建置callback回調(diào)函數(shù)的應(yīng)用程序會(huì)由核心事件觸發(fā)。盡管未封裝API較socket套接字API更為復(fù)雜，但由于其處理負(fù)荷（overhead）較低，因此能提供高出許多的吞吐量。接著將
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芯耀輝：差異化IP助力國產(chǎn)廠商解決路徑依賴

作為國產(chǎn)IC設(shè)計(jì)產(chǎn)業(yè)鏈中不可或缺的一環(huán)，國產(chǎn)IP授權(quán)廠商的不斷涌現(xiàn)能夠非常有效地提升國產(chǎn)IC設(shè)計(jì)產(chǎn)業(yè)的整體技術(shù)實(shí)力和行業(yè)競爭力。在ICCAD 2024上，5家領(lǐng)先的國產(chǎn)IP授權(quán)企業(yè)先后亮相，芯原微電子創(chuàng)始人、董事長兼總裁戴偉民，芯來科技創(chuàng)始人胡振波，銳成芯微CEO沈莉，奎芯科技聯(lián)合創(chuàng)始人唐睿以及芯耀輝副總裁何瑞靈分別帶來關(guān)于國產(chǎn)IP授權(quán)業(yè)務(wù)發(fā)展的介紹，為眾多國內(nèi)IC設(shè)計(jì)企業(yè)提供了開發(fā)高性能IC設(shè)計(jì)的技術(shù)底座。作為一家成立不到五年的IP領(lǐng)軍企業(yè)，芯耀輝專注于先進(jìn)半導(dǎo)體IP研發(fā)和服務(wù)，憑借強(qiáng)大的自主研發(fā)能力
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新思科技推出業(yè)界首款連接大規(guī)模AI加速器集群的超以太網(wǎng)和UALink IP解決方案

摘要：●? ?新思科技超以太網(wǎng)IP解決方案將提供高達(dá)1.6 Tbps的帶寬，可連接多達(dá)一百萬個(gè)端點(diǎn)。●? ?新思科技UALink IP解決方案將提供每通道高達(dá)200 Gbps的吞吐量，連接多達(dá) 1024 個(gè)加速器。●? ?全新超以太網(wǎng)和UALink IP是基于新思科技業(yè)界領(lǐng)先的以太網(wǎng)和PCIe IP研發(fā)的，這些 IP 共同實(shí)現(xiàn)了5000多例成功的客戶流片。●? ?AMD、Astera Labs、Juniper Networks
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芯原推出新一代高性能Vitality架構(gòu)GPU IP系列

芯原股份近日宣布推出全新Vitality架構(gòu)的圖形處理器（GPU）IP系列，具備高性能計(jì)算能力，廣泛適用于云游戲、AI PC、獨(dú)立顯卡和集成顯卡等應(yīng)用領(lǐng)域。芯原新一代Vitality GPU架構(gòu)顯著提升了計(jì)算性能，并支持多核擴(kuò)展，以進(jìn)一步提升性能。該GPU架構(gòu)集成了諸多先進(jìn)功能，如一個(gè)可配置的張量計(jì)算核心（Tensor Core）AI加速器和一個(gè)32MB至64MB的三級(jí)（L3）緩存，提供強(qiáng)大的處理能力和出色的能效表現(xiàn)。此外，Vitality架構(gòu)可單核支持多達(dá)128路云游戲，滿足高并發(fā)和高畫質(zhì)的云端娛樂需求
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IP Your Way——您提供規(guī)格，然后SmartDV為您生成定制IP

無論是在出貨量巨大的消費(fèi)電子市場，還是針對(duì)特定應(yīng)用的細(xì)分芯片市場，差異化芯片設(shè)計(jì)帶來的定制化需求也在芯片設(shè)計(jì)行業(yè)中不斷凸顯，同時(shí)也成為了芯片設(shè)計(jì)企業(yè)實(shí)現(xiàn)更強(qiáng)競爭力和更高毛利的重要模式。所以，當(dāng)您在為下一代SoC、ASIC或FPGA項(xiàng)目采購設(shè)計(jì)IP，或者尋求更適合的驗(yàn)證解決方案（VIP），以便更快更好地完成您的芯片設(shè)計(jì)項(xiàng)目的時(shí)候，SmartDV都可以快速且可靠地在其多元化的產(chǎn)品組合之上進(jìn)行IP定制，以滿足您期待的差異化設(shè)計(jì)需求。當(dāng)大型IP供應(yīng)商將其客戶鎖定在使用商品化的通用內(nèi)核時(shí)，SmartDV就已經(jīng)提供了
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智權(quán)半導(dǎo)體/SmartDV力助高速發(fā)展的中國RISC-V CPU IP廠商走上高質(zhì)量發(fā)展之道

進(jìn)入2024年，全球RISC-V社群在技術(shù)和應(yīng)用兩個(gè)方向上都在加快發(fā)展，中國國內(nèi)的RISC-V CPU IP提供商也在內(nèi)核性能和應(yīng)用擴(kuò)展方面取得突破。從幾周前在杭州舉行的2024年RISC-V中國峰會(huì)以及其他行業(yè)活動(dòng)和廠商活動(dòng)中，可以清楚地看到這一趨勢。作為全球領(lǐng)先的IP供應(yīng)商，SmartDV也從其中國的客戶和志趣相投的RISC-V CPU IP供應(yīng)商那里獲得了一些建議和垂詢，希望和我們建立伙伴關(guān)系攜手在AI時(shí)代共同推動(dòng)芯片產(chǎn)業(yè)繼續(xù)高速發(fā)展。SmartDV也看到了這一新的浪潮。上一次在行業(yè)慶祝RISC-V
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將ASIC IP核移植到FPGA上——如何確保性能與時(shí)序以完成充滿挑戰(zhàn)的任務(wù)！

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進(jìn)行原型設(shè)計(jì)時(shí)需要立即想到哪些基本概念、在將專為ASIC技術(shù)而設(shè)計(jì)的I
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新思科技推出業(yè)內(nèi)首款獲得ISO/SAE 21434網(wǎng)絡(luò)安全合規(guī)認(rèn)證的IP產(chǎn)品，加速汽車安全領(lǐng)域發(fā)展

摘要：●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發(fā)流程均通過獨(dú)立審計(jì)機(jī)構(gòu)SGS-T?V Saar的ISO/SAE 21434認(rèn)證。●? ?獲得ISO/SAE 21434認(rèn)證可應(yīng)對(duì)不斷變化的網(wǎng)絡(luò)安全威脅，有助于在整個(gè)生命周期內(nèi)為汽車系統(tǒng)提供長期的安全性與可靠性。●? ?經(jīng)過安全風(fēng)險(xiǎn)分析（SRA）認(rèn)證的新思科技ARC HS4xFS處理器IP助力開發(fā)者能夠以安全的方式將IP集成到系統(tǒng)中，從而滿足ISO/SAE 21434要求。●&n
關(guān)鍵字：新思科技 ISO/SAE 21434 網(wǎng)絡(luò)安全合規(guī)認(rèn)證 IP 汽車安全

將ASIC IP核移植到FPGA上——更新概念并推動(dòng)改變以完成充滿挑戰(zhàn)的任務(wù)!

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺(tái)上的必要性，并對(duì)原型設(shè)計(jì)中各種考量因素進(jìn)行了總體概述，分析開發(fā)A
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