隨著電子技術的飛速發展，功耗問題正日益成為VLSI系統實現的一個限制因素，低功耗設計中的低電壓設計、低電流設計以及相應的軟硬件設計，已成為各公司競相研究的重要領域。在3月18日舉行的“IC設計研討會”上，綠色設計幾乎成為產品競爭力的代名詞。
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VeriSilicon 低功耗 綠色設計
世界級ASIC設計晶圓廠及定制解決方案供應商VeriSilicon Holdings Co., Ltd.（VeriSilicon）“已經加盟功耗前鋒倡議”（ Power Forward Initiative，PFI），計劃為其ASIC客戶提供基于通用功率格式（Common Power Format，CPF）的設計解決方案。
VeriSilicon采用Cadence低功耗解決方案，是業界領先的完整的設計流程，以Si2標準的CPF為基礎，貫穿邏輯設計、驗證、實現等技術。這種針
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晶圓 VeriSilicon ASIC 低功耗 CPF
Cadence Encounter數字IC設計平臺用于160萬門的SoC設計，并實現了自動化的倒裝片設計流程 Cadence設計系統有限公司近日宣布，世界領先的ASIC設計代工廠商VeriSilicon Holdings Co., Ltd.公司通過采用基于Cadence® Encounter®數字IC設計平臺的自動化倒裝片設計流程，實現了一個復雜、高速SoC倒裝片的成功出帶。這是VeriSilicon公司首次實現SoC的成功流片，并已投入量
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ENCOUNTER VERISILICON 出帶
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