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亞微米CMOS電路中VDD-VSSESD保護結(jié)構(gòu)設(shè)計（一）
- 1 引言 ESD(Electric Static Discharge)保護結(jié)構(gòu)的有效設(shè)計是CMOS集成電路可靠性設(shè)計的重要任務之一，其E ...
- 關(guān)鍵字： 亞微米 CMOS電路 VDD-VSSESD
亞微米CMOS電路中VDD-VSSESD保護結(jié)構(gòu)設(shè)計（二）
- 3 仿真分析及具體設(shè)計結(jié)果3.1 仿真分析在亞微米的ESD結(jié)構(gòu)的設(shè)計中，一種常見的具體的ESD瞬態(tài)檢測電壓如圖2 VDD-VSS間的電壓鉗位結(jié)構(gòu)。其原理如下：主要利用結(jié)構(gòu)中的RC延遲作用，一般T=RC被設(shè)計為100ns-1000ns之間，而
- 關(guān)鍵字： VDD-VSSESD CMOS 亞微米 電路
亞微米CMOS電路中VDD-VSSESD保護結(jié)構(gòu)設(shè)計
- 1 引言ESD(Electric Static Discharge)保護結(jié)構(gòu)的有效設(shè)計是CMOS集成電路可靠性設(shè)計的重要任務之一，其ESD結(jié)構(gòu)與工藝技術(shù)、特征尺寸密切相關(guān)，隨著IC工藝技術(shù)的進一步發(fā)展，特征尺寸越來越小，管子的柵氧層厚度越來越
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