SERDES的FPGA實現(07-100)

　　抖動測量裝置

　　為了檢測發送抖動，由誤碼率測試器(GERT)產生測試圖形，并送到評估板的SERDES接收端口。同樣，時鐘產生器連接到評估板的SERDES時鐘。把FPGA配置為內部環回被測信道。這樣，被接收的測試圖形在TX引腳發送。示波器連接到TX SERDES連接器，這樣可以分析發送抖動眼圖。所有評估板SERDES連接都用50? SMA連接。圖3示出這種配置。

　　用FPGA SERDES接收端口處的施感抖動和監控環回SERDES輸出的誤碼，來測量接收抖動容限。連接抖動產生器到BERT圖形產生器(見圖3)。BERT產生器送一個偽隨時機圖形序列到評估板的SERDES SMA輸入。這種配置可使工程師在控制狀態下，引入抖動到SERDES RX端口。配置FPGA用于環回，SERDES TX端口連接BERT上的誤碼檢測器端口，工程師引入抖動，并觀察FPGA所產生的誤碼率(BER)。當BER超出技術要求時，就可知道已超出抖動容限閾值。對于FPGA，此數值就等于或大于特定的接收抖動容限。

　　圖3 抖動測試設備配置

　　背板性能測量

　　通過一個背板配置驅動FPGA的TX信號，可以測量FPGA的SERDES鏈路發送特性，并可以分析背板輸出的眼圖。此裝置首先用BERT圖形產生器，把PRBS位流饋入FPGA評估板的SMA RX端口。用環回配置的TPGA，PRBS將呈現在評估板TX端口，并驅動饋入背板的同軸纜線。系統要求決定測試參量，如PRBS圖形選擇，背板和FPGA評估板線長、用軸纜線長度、預矯和均衡設置、工作溫度和Vcc。