Philips90納米射頻CMOS工藝性能破記錄

12月13日至15日在美國舊金山舉行的的美國電氣與電子工程師學會（IEEE）國際電子器件會議（IEDM）上，來自飛利浦的研發專家發表了17余篇關于尖端半導體研發的論文，詳細介紹了飛利浦與比利時微電子研究中心（IMEC）以及Crolles2聯盟（飛利浦、飛思卡爾半導體和ST微電子/意法半導體的合作聯盟）共同開展的研發項目。這些論文主要介紹65納米和45納米節點的CMOS工藝開發, 以及90納米節點射頻CMOS創紀錄的性能。飛利浦首要的關注點是開發先進的CMOS工藝，以滿足消費產品應用對經濟量產的生產要求。

飛利浦半導體技術合作總經理Fred van Roosmalen 表示：“如果不能以客戶要求的價格提供產品，即使擁有世界上最先進的半導體工藝也毫無意義。在消費電子領域，我們擁有豐富的經驗和資源，擁有世界級的研究基地和設施，同時與其他世界領先的半導體公司和研究機構保持緊密合作，這為飛利浦提供了諸多優勢，不斷開發新的硅解決方案，以滿足消費電子產業對性價比的要求。”

為推動Crolles2聯盟進一步進行工藝開發，飛利浦與IMEC在先進的CMOS技術領域開展緊密合作。 這一尖端的研究協作是針對CMOS定標帶來的嚴肅挑戰而開展的，使飛利浦繼續在半導體產業前沿中保持極具競爭力的領導地位。

正是由于半導體產業成功地驗證了摩爾定律，即固定面積硅芯片上的晶體管的數量大約每兩年增長一倍這一推測成為現實， DVD播放機、數碼相機和手機等日用品的成本才得以降低，性能才得以提高。盡管采用與目前類似的技術應該可以實現從90納米到65納米的過渡，但是，要達到ITRS技術藍圖中 45納米和32納米的目標，半導體產業還是面臨著相當大的挑戰。

通常，從一個CMOS技術節點過渡到下一個節點，所需的功耗會減少，但是，由于晶體管的閘極氧化層的厚度是與信道長度成正比的，如果氧化層的厚度僅及幾個原子的厚度，漏電問題可能反而增加所需功耗。此外，新材料的采用極大地提高了工藝的復雜性，比如采用高K電介質克服閘極漏電，采用低K電介質減弱互連電容，以及采用新的金屬替代多晶硅閘極。