Zarlink從企業到核心應用的全部線路卡時鐘方案

　　卓聯半導體公司今天推出了一對時鐘芯片組合，可為 SONET/SDH（同步光纖網絡/同步數字系列）和 PDH（準同步數字系列）系統提供業界最全的功能集和最佳性能。卓聯的 DPLL（數字 PLL）和 APLL（模擬 PLL）針對從企業到網絡核心的廣泛領域的線路卡應用。

　　隨著日益復雜的網絡架構和更高速傳輸系統的部署，可靠的網絡時鐘和同步的獲得變得越來越困難。

　　為確保電信級性能，設備必須使用 DPLL 和 APLL 的前后組合來提供優越的時鐘功能和性能，同時還要以較大的抖動冗余度來滿足系統兼容的要求。但是，目前市場上的方案需要同時使用不同廠家的多個產品，因而常常使抖動性能和功能集無法達到最佳化。

　　卓聯的這兩款新型芯片直接針對上述基本問題的解決。與競爭產品相比，ZLä30106 DPLL 具有無可比擬的 OC-3 抖動冗余度，提供了包括無縫參考切換、參考監測和保持在內的業界最全的功能組合。結合 ZL30416 APLL，卓聯具有自主產權的 DPLL 頻率綜合技術可將低頻相位噪聲降至最低，從而允許設計人員優化 APLL 帶寬和獲得優越的整體抖動性能及無差錯傳輸。

　　“卓聯為高速成長的寬帶網絡系統提供全線數字和模擬時鐘產品，如網關、DSLAM、城域插分多路復用器、路由器以及最后一英里高速設備等，”卓聯半導體公司時鐘和同步產品部市場營銷經理 Darren Ladouceur 說?！敖Y合我們的時鐘卡 PLL，我們的全部線路卡產品展示了市場上最高標準的時鐘功能和抖動管理性能。我們為客戶實現電信級時鐘系統提供單一廠家、獨特個性的時鐘解決方案，縮短上市時間和減少成本。”

最佳抖動成形

　　抖動成形是指時鐘系統中的時鐘輸出管理和濾波。一般的 DPLL 會產生全部頻率的寬帶相位噪聲，使得 APLL 濾波更加困難，因而降低了整體抖動性能。卓聯的頻率 DPLL 綜合技術可有效濾除低頻相位噪聲，設計人員因而得以將 APLL 專注于消除高頻相位噪聲這一核心作用。 卓聯已經證明該器件組合能夠獲得最佳的低頻特性和優越的整體抖動性能。

全功能的 DPLL

　　ZL30106 DPLL 可實現 SONET/SDH 與 PDH 線路卡的同步。除了具有 20 psRMS （皮秒，均方根）的業界領先抖動性能外，該芯片比競爭 DPLL 產品的優越之處還在于，它能夠將主輸入參考和輔助輸入參考同步到時鐘-同步脈沖對上。該器件可接受三個輸入參考，提供一系列輸出時鐘，可獲得 0.01 ppm（百萬分比）的保持頻率精度。ZL30106 DPLL 提供手動或自動無縫參考切換選擇。

符合標準的多種 APLL

　　ZL30416 APLL 為 SONET/SDH 設備進行抖動衰減和速率轉換，專門為滿足從 下至OC-3/STM-1 上至 OC-192/STM-64 傳輸速率的線路卡應用的功能和性能要求而設計。 該芯片可產生滿足上至包括 OC-192 標準在內的 Telcordia GR-253-CORE 抖動規范的極低抖動輸出時鐘，同時符合上至包括 STM-64 標準在內的 G.813 選項 1 和選項 2 抖動產生要求。

價格和供貨情況

　　ZL30106 和 ZL30416 芯片現已批量生產。ZL30106 DPLL 采用 64 引腳 TQFP（薄型四方扁平封裝）封裝，千片批量時的單價為 15.00 美元。ZL30416 APLL 采用 64 引腳 CABGA（芯片球柵陣列）封裝，千片批量時的單價為 36.19 美元。