基于FPGA的Viterbi譯碼器設(shè)計及實現(xiàn)

　　卷積碼是廣泛應用于衛(wèi)星通信、無線通信等各種通信系統(tǒng)的信道編碼方式。Viterbi算法是一種最大似然譯碼算法。在碼的約束度較小時，它比其它概率譯碼算法效率更高、速度更快，譯碼器的硬件結(jié)構(gòu)比較簡單。隨著可編程邏輯技術(shù)的不斷發(fā)展，其高密度、低功耗、使用靈活、設(shè)計快速、成本低廉、現(xiàn)場可編程和反復可編程等特性，使FPGA逐步成為Viterbi譯碼器設(shè)計的最佳方法。項目目的是用FPGA實現(xiàn)一個Viterbi譯碼器。

　　一、譯碼器功能分析

　　譯碼器是一種具有“翻譯”功能的邏輯電路，這種電路能將輸入二進制代碼的各種狀態(tài)，按照其原意翻譯成對應的輸出信號。Viterbi譯碼器是以Viterbi算法為基礎(chǔ)設(shè)計的一種譯碼器，譯碼器主要由五部分組成：分支度量單元(Branch Metric Unit)、加比選單元(Add-Compare-Select Unit)、幸存路徑管理單元(Survivor Management Unit)、判輸出單元(Decide-Output Unit)和控制單元(Control Unit)。其整體結(jié)構(gòu)如圖1。

　　圖1 譯碼器結(jié)構(gòu)框圖

　　各單元之間的相互關(guān)系如下：接收到的輸入數(shù)據(jù)首先被送入各分支度量單元中計算出相應的分支路徑距離;加比選單元將舊的狀態(tài)路徑度量與相應的新產(chǎn)生的分支路徑距離相加，通過比較后選擇到達同一狀態(tài)的兩個路徑度量值中較小的分支來更新路徑度量;溢出處理防止加比選單元中的路徑度量累加值發(fā)生溢出;幸存路徑管理單元將加比選單元生成的路徑信息進行存儲管理;判決輸出單元根據(jù)加比選單元選擇的路徑度量，從中選擇一個最小值，并輸出該最小值對應的幸存路徑。所有這些單元都在控制單元的協(xié)調(diào)下工作。

　　1 分支度量單元

　　分支度量表征該分支接收到的碼元與期望碼元之間的差別。對于硬判決，這種差別指不同碼元的個數(shù)。硬判決分支度量值可以表示為：

　　(式1)

　　其中，y為接收碼字，c為本地卷積碼輸出碼字。對于碼率為1/2硬判決譯碼方式，編碼器輸出信號可能為00、01、10、11，其路徑度量取值(漢明距離)只有0、1、2三種可能，因此需要用一個2bit的寄存器來存儲分支度量值。

　　在本文中，采用了4個ACS單元(每個ACS單元有兩個累加器)并行計算，因此需要8個分支度量單元并行計算8個條支路的度量值，并將度量值送至ACS中的累加器。

　　2 加比選單元

　　ACS單元用來累加路徑度量值并比較和選擇進入某一狀態(tài)的兩條分支。本文中采用4個ACS單元并行計算，每16個狀態(tài)復用一個ACS結(jié)構(gòu)，同時兼顧了面積和速度。

　　圖 2 (2,1,7)卷積碼的狀態(tài)圖

　　譯碼器的核心部分是ACS單元，傳統(tǒng)的譯碼器結(jié)構(gòu)每產(chǎn)生一位譯碼需要進行2(n-1)次加比選運算，即2×2(n-1)=2n次加法運算和2(n-1)次比較選擇運算。對于(2,1,7)卷積碼來說，需要進行128加法運算和64次比較選擇運算，這將占用很多的資源并產(chǎn)生很大的功耗，因此，如果能夠通過改進ACS單元的結(jié)構(gòu)來降低其規(guī)模和功耗，將會使整個譯碼器的硬件規(guī)模和功耗大大降低。

　　從圖2所示的(2,1,7)卷積碼的狀態(tài)圖中可以看出：在T(i+1)時刻到達狀態(tài)S0和S1的是T(i)時刻的狀態(tài)S0和S32，……，在T(i+1)時刻到達狀態(tài)S62和S63的是T(i)時刻的狀態(tài)S31和S63。也就是說，T(i)時刻的狀態(tài)Sj和Sj+32會達到T(i+1)時刻的相鄰的兩個狀態(tài)，并且這兩個狀態(tài)是S2j和S2j+1(31≥j≥0)。這也就是圖形單(ButterfllyUnit)。

　　圖3 基二蝶形單元

　　在圖3中，T(i)時刻的狀態(tài)Sj和Sj+32都是在輸入0的時候轉(zhuǎn)移到T(i+1)時刻的狀態(tài)S2j，在輸入1的時候轉(zhuǎn)移到T(i+1)時刻的狀態(tài)S2j+1。這也就意味著ACS單元中的比較器所比較的兩個路徑度量值(BM)來自數(shù)值上相差32的兩個狀態(tài)。路徑度量的計算就是分支度量加上與這條分支相連的前一時刻的狀態(tài)選擇的路徑度量，所以，新狀態(tài)的路徑度量為：

　　(式2)

　　(式3)