功率分配系統（PDS）設計：利用旁路電容/去耦電容（一）

簡介

FPGA設計人員在設計功率分配系統（PDS）時，面臨著一個獨特的任務。大多數其他大型、高密度IC（如大型微處理器）對旁路電容都有非常明確的要求。由于這些器件僅為執行其存儲的特定任務而設計，所以其電源需求是固定的，僅在一定范圍內有所波動。但FPGA不具備這種屬性。FPGA可以不確定的頻率、跨越多個時鐘域，運行幾乎無限多的應用，因此，預測其瞬態電流需求是一個非常復雜的過程。

由于無法確知一個新的FPGA設計的瞬態電流的變化情況，在設計第一個FPGA PDS時，唯一的選擇就是采用保守的最壞情況設計法。

數字器件中的瞬態電流需求是產生接地反彈的原因，也是高速數字設計的死對頭。在低噪聲或高功率情況下，電源去耦網絡必須根據這些瞬態電流需求準確地度身定制，否則，接地反彈和電源噪聲將超出FPGA的限值。每種FPGA設計產生的瞬態電流不盡相同。本應用指南介紹了一種全面的設計方法，適用于滿足特定FPGA設計的個別需要的旁路網絡。

這個過程的第一步就是檢查FPGA的利用率，大致了解其瞬態電流要求。

接下來，保守地設計一個滿足這些要求的去耦網絡。第三步，通過模擬和修正電容數量和額定值，精細調整這個去耦網絡。第四步，完成全部設計；第五步，測量設計。測量包括利用示波器和頻譜分析儀檢測電源噪聲。取決于測得結果，可能有必要再次重復元件選擇和模擬步驟，以優化這個針對特定應用的PDS。第六步是可選步驟，適用于要求完美的PDS的情況。

去耦網絡基本原理

在開始進入PDS設計流程之前，必須理解所涉及的基本電氣原理。這部分討論了PDS的用途及其組件的屬性。此外，還介紹了獨立式電容的布局和貼裝等重要方面，以及關于PCB的幾何形狀和疊層的建議。

PDS旨在向一個系統中的各種器件提供電源。系統中的每個器件不僅各有適于其運行的電源要求，而且對該電源的噪聲也有特定要求。大多數電子器件，包括所有的Xilinx FPGA，均有一個適用于所有電源的要求，即VCC上下波動的幅度不得超過VCC額定值的5％。在本文檔中，VCC通常是指FPGA的所有電源：VCCINT、 VCCO、VCCAUX和VREF。本文未涉及千兆位級收發器（MGT）模擬電源（AVCCAUXTX、AVCCAUXRX、VTTX、VTRX）。關于這些電源的特定說明，請參閱《RocketIO™收發器用戶指南》（參考書目#1）。

這個要求規定了最高電源噪聲，通常稱為“波紋電壓”。如果器件的電源要求為VCC不得超過額定值的±5％，就表示，峰間波紋電壓不得超過額定VCC的10％。這個結論假設額定VCC就是技術規格表中給出的額定值。如果不是，那么就必須將VRIPPLE調節至額定值10％以內的相應值。

數字器件的功耗會隨時間的推移而變化，變化頻率范圍廣泛。功耗的低頻率變化通常是在啟用或禁用器件和器件的較大部分時發生。發生這種情況的時間標度可以從數毫秒到幾天。功耗的高頻率變化則是器件內部獨立元件的切換動作引起的，這種變化取決于時鐘頻率的標度以及時鐘頻率最初的諧波。

由于一個器件的VCC電壓水平是固定的，所以變化的電源需求將表現為變化的電流需求。PDS必須適應這種電流消耗的變化，并且盡可能減少電源電壓的變化。

當器件的電流消耗發生變化時，功率分配系統不能立即對變化做出響應。在PDS響應之前的短時間內，該器件的電源電壓將發生變化，從而產生電源噪聲。PDS響應延遲的主要原因有兩個，分別對應于PDS的兩個主要元件。

PDS的第一個主要元件是穩壓器。穩壓器負責檢測PDS的輸出電壓并調節輸出的電流量，以保持電壓恒定。大多數常見的穩壓器都在數毫秒到數微秒之間完成這種調節。對于各種頻率的變化，從直流到幾百千赫，穩壓器在保持輸出電壓穩定性方面非常有效（取決于穩壓器）。對于頻率超出這個范圍的所有瞬態事件，在穩壓器響應新的電源需求之前，存在一段時滯。例如，如果器件的電流需求在幾毫微秒之間突然增加了，那么，在穩壓器調節至器件需要的新的、更高電流之前，該器件的電壓將有所下降。這段延遲的時間從數微秒到數毫秒之間不定，這個過程中，電壓將降低。

PDS的第二個主要元件是旁路電容或去耦電容。在本應用指南中，“旁路”和“去耦”兩個詞可以互換。這種元件的功能是作為器件的本地能源存儲器。這種元件不能提供直流電源，因為它們只能存儲少量電能（穩壓器的作用是提供直流電源）。這個本地能源存儲器的功能是以極快的速度響應變化的電流需求。在從數百千赫到數百兆赫的頻率范圍內，電容可以在幾毫秒到毫微秒之間，有效地保持電源電壓。對于超出這個范圍的變化，去耦電容則無能為力。例如，如果器件的電流需求在幾微微秒內突然提高，那么，在電容能夠向器件提供額外電量之前，該器件的電壓將有所下降。如果器件的電流需求改變了，并在數毫秒內保持新的水平，那么，與旁路電容并行運行的穩壓電路將有效地接替這些電容，并調節自己的輸出電壓，滿足新的電流需求。

圖1顯示了PDS的主要元件：電源、去耦電容和接通電源正在運行的器件（在本例中，是一個FPGA芯片）。

圖1：簡化的PDS電路圖 本文引用地址：http://www.czjhyjcfj.com/article/258864.htm

圖2是一個更加簡化的PDS電路圖，顯示了分解為頻率相關電阻的所有電抗元件。

圖2：更加簡化的PDS電路圖

電感的作用是什么？

電容和PCB電流通道的屬性之一就是延遲電流變化。因此，電容不能立即響應瞬態電流，或者高于其有效頻率范圍的變化。這種屬性稱為電感。

可以將電感視作電荷的動量。其中，電荷在導體中以一定速率移動，代表一定量的電流。如果電流水平發生變化，那么，電荷就必須以不同的速率移動。由于該電荷有一定的動量（保存的磁場能量），因此，要在一段時間后電荷才能實現減速或加速。電感越強，對改變的阻力就越強，從而使得電流需要更長時間才能發生變化。

PDS的目的是滿足器件可能有的任何電流需求，并盡可能迅速地響應這種電流需求的變化。如果未能滿足這種電流需求，那么，器件的電源電壓就會發生變化。這就是電源噪聲。由于電感會阻礙旁路電容迅速響應變化的電流需求的能力，所以應當最大限度地降低電感。

圖1顯示了FPGA和電容之間的電感和電容和穩壓器之間的電感。這種電感是電容自身以及PCB中的所有電流通道的寄生現象。必須最大限度地降低所有這些電感。

電容寄生電感

在電容的各種屬性中，通常認為電容值是最重要的。然而，在PCB PDS設計領域，寄生電感屬性（ESL，即等效串聯電感）與電容值同樣重要，甚或更為重要。

影響寄生電感的一個重要因素是封裝的尺寸。一般而言，極為簡單、體積小巧的電容的寄生電感低于體積較大的電容。就像較短的電線產生的電感低于較長的電線，較短的電容產生的電感也低于較長的電容。同樣地，就像較粗或較寬的電線產生的電感低于較細的電線，較粗的電容產生的電感也低于較細的電容。

由于這些原因，在選擇去耦電容時，應當選擇特定額定值中體積最小的封裝。類似地，對于特定封裝尺寸（尤其是固定的電感值），應當選擇采用該封裝的電容中電容值最高的。

表面安裝式芯片電容是目前市場中體積最小的電容，因此，是分立式旁路電容的理想選擇。對于低于2.2 μF的極小的電容值，如0.001 μF，通常使用X7R或X5R型電容。這些電容具備很低的寄生電感和可接受的溫度特性。對于較高的電容值，如1000 μF，則使用鉭電容。這種電容具備較低的寄生電感和相對較高的等效串聯電阻（ESR），使其具備較低的品質因素，從而能夠提供范圍廣泛的有效頻率。鉭電容不僅具備相當高的電容值，而且封裝尺寸也不大，從而降低了板上空間占用。如果沒有鉭電容可用，可以使用低電感電解電容。具備類似特性的其他新技術也可使用。

真正的電容具備多種特性，包括電容值、電感以及電阻。圖3顯示了一個真正的電容的寄生模式。應當將一個真正的電容視作一個RLC電路。

圖3：真正的、而不是理想的電容的寄生現象

圖4顯示了一個真正的電容的阻抗特性。在這張圖中的重合的兩條曲線對應于電容的電容值和寄生電感（ESL）。這兩條曲線共同構成了因電容的寄生效應而產生的該RLC電路的總阻抗特性。

圖4：寄生效應對總阻抗特性的貢獻

隨著電容值的增加，電容曲線將逐漸下降，并向左移動。隨著寄生電感的降低，電感曲線也將逐漸下降，并向右移動。由于采用特定封裝的各種電容的寄生電感基本上是固定的，該電感曲線也保持固定。如果選擇了采用該封裝的不同電容值的電容，其電容曲線將相對于該固定的電感曲線向上或向下移動。降低采用特定封裝的電容的總阻抗的唯一方法就是降低其電容值。使寄生電感曲線向下移動（從而降低總阻抗特性）的唯一方法，就是并聯多個電容。