基于VHDL的Petri網系統的FPGA實現

1 引言?

Petri網是一種系統的、數學的和圖形的描述和分析工具[1],隨著超大規模集成電路FPGA和CPLD的發展,Petri網的硬件實現成為可能,而基于Petri網的邏輯控制器的邏輯電路實現方法成為最近幾年的研究熱點[2]。在目前的Petri網硬件實現的研究中,主要給出了petri網C/E系統和P/T系統的幾種實現方法,但主要存在如下缺點:1)使用基本門電路和觸發器用圖形法自底向上實現了Petri網基本元件庫所與變遷。這種設計方法的最大缺點是不易于任意修改邏輯電路設計。2)用VHDL語言實現了整體電路設計的軟件化,但未形成模塊化的Petri網元件。

VHDL語言由于其其強大的行為描述能力及與硬件行為無關的特性,被廣泛的用于數字系統設計,實現了硬件電路設計的軟件化,成為實現Petri網邏輯控制器的有力的工具。用VHDL語言進行數字電路設計的很大的優勢是其自頂向下的設計方法,可以充分的實現電路的層次化設計,從而很方便的修改頂層的控制器電路。本文分別用VHDL語言研究了幾種Petri網系統的硬件實現,包括同步PN、時延PN,尤其是高級網系統有色PN。在當前的研究中有色Petri網的硬件實現是一個難點。

2 同步Petri網的實現

2.1同步Petri網簡介

定義1 [1]同步PN是一個三元組。其中
R是一已標識的PN
E是外界事件集
Sync是從R的變遷集到事件集的函數。
在同步PN中,每個變遷總是與一個事件相聯系,當變遷是使能的,且與變遷聯系的事件發生時,產生變遷的激發。

2.2同步Petri網的元件實現

元件P_M實現了基本的同步Petri網系統(如圖1(a))中的庫所模塊,庫所P具有兩個輸入變遷和兩個輸出變遷,且每個變遷均與外部事件有關。當庫所P中沒有托肯且庫所P0或P1中有托肯時,外部事件E發生,變遷t0或t1激發,則托肯從庫所P0或P1移動到庫所P;當P中有托肯且庫所P2或P3中沒有托肯時,外部事件E發生,變遷t2或t3激發,則托肯從庫所P移動到庫所P2或P3;元件P_M(如圖1(b))是在EDA軟件Max＋PlusⅡ中采用VHDL語言描述,經過編譯、仿真后形成模塊并存放與元件庫中的。它有兩個輸入變遷in1,in2和兩個輸出變遷out1,out2,當變遷激發時,其值為邏輯1,否則為邏輯0;reset為復位信號,用來設置庫所的初始狀態。clk為全局時鐘。P的值表示庫所中是否含有托肯,若含有托肯,取值為邏輯1,否則為邏輯0。

變遷元件T_M(如圖1(d)),具有兩個輸入庫所P0和P1,兩個輸出庫所P2和P3,且受外部事件x的控制,如圖1(c)所示,其激發規則是當庫所P0和P1中有托肯,而庫所P2和P3中沒有托肯,且事件x發生時,變遷激發。變遷元件T_M 輸入端in1,in2,out1,out2分別表示輸入庫所和輸出庫所中含有托肯的狀態,若含有托肯,則取值為邏輯1,否則為邏輯0,x是外部事件。T表示變遷的激發狀態,若可激發則取值為邏輯1。

用VHDL語言描述部分源程序如下:
architecture beh of t_m is
signal t0: std_logic;
begint=x and in1 and in2 and (not out1) and (not out2);end beh;
庫所元件P_M和變遷元件T_M均存放在Max＋PlusⅡ中建立的元件庫中,是可以調用使用的。