生成與模擬電壓的平方根成反比的脈沖寬度

盡管單穩態僅需進行此修改即可發揮作用，但圖 1中IC 1、 IC 2和 IC 3的邏輯電路 增加了另一個功能。添加的邏輯可確保發生器忽略進入單穩態繁忙狀態的下一個觸發脈沖。

圖 1中的電路 是一種邊沿觸發單穩態電路，它基于先前設計的邊沿觸發拋物線脈沖發生器。該電路通過將級聯中個積分器的輸入端（包括 IC 3 和 S 2 （在原始設計中））與參考電壓源 V REF斷開，并將其連接到輸入電壓端子，對早期發生器進行了簡單但重要的修改在圖 1中。

該電路中 outputQ 的輸出脈沖寬度為

在哪里

τ IL 和 τ IQ分別是包含的 IC 2D和 IC 2C 的級聯中個和第二個積分器的時間常數。

盡管單穩態僅需進行此修改即可發揮作用，但圖 1中IC 1、 IC 2和 IC 3的邏輯電路 增加了另一個功能。添加的邏輯可確保發生器忽略進入單穩態繁忙狀態的下一個觸發脈沖。

這樣，發生器的積分電容器可以放電接近 0V，誤差不超過 0.4%，即使在相對較高的觸發頻率下，超過 1/[T Q (V IN )] 的值。因此，給定輸入的輸出脈沖電壓具有恒定寬度，即使觸發周期接近或小于輸出脈沖的寬度。

由 IC 1 和 IC 2組成的子電路 產生一個 RST（復位）信號，其后沿決定單穩態一個工作周期的結束。該電路中的 RST 信號禁止在 Q 輸出的低到高轉換和 RST 信號的高到低轉換的間隔內重新觸發單穩態。為此，觸發信號的時鐘在 IC 3 中與 RST信號 （圖2 ).

因此，緊接在 RST 脈沖的后沿之后啟用下一個有效觸發。RST 脈沖的前沿大致發生在二次拋物線電壓 V OQ達到其峰值電壓 V PEAK的一半時。RST 脈沖的后沿相對于 V OQ降至 V PEAK /2以下的瞬間延遲. IC 1A 輸入端的R S /C D /R D網絡的輔助時間常數 (R D +R S )C D定義了此延遲。

實驗評估表明，輸出脈沖寬度的相對誤差，

是負的，對于大約 200 到 3000 mV 的輸入電壓不超過 ?8×10 ?4，參考電壓為 3000 mV，的 sIC 1 設置。

然后誤差幅度上升，在輸入電壓為 99.925 mV 時達到值 δ TQ =?2.337×10 -3 。通過進一步降低輸入電壓，負誤差幅度減小并且 在輸入電壓為 9.915 mV 時為 δ TQ = ?1.113×10 -3 。輸入電壓為3.08 mV時，相對誤差為正，δ TQ ≈2.9×10 -3。進一步降低輸入電壓會導致正誤差迅速上升，在輸入電壓為 1.065 mV 時達到 3%。但是請注意，輸入電壓跨度幾乎是 3000:1。觸發頻率為 2 或 200 Hz。

在 2kHz、200kHz 和 2MHz 的觸發頻率下，您可以獲得幾乎相同的脈沖寬度。由于觸發頻率變化引起的脈沖寬度的相對變化與 δ TQ 值相當或更低。輸入電壓等于參考電壓的滿量程輸入實現了 445.44 微秒的測量脈沖寬度。

借助 V OQ 輸出，您還可以將該電路用作精密二次拋物線時基發生器；輸入電壓控制發生器的速度。