仿真看世界之SiC單管并聯(lián)中的寄生導(dǎo)通問題

作者：時間：2022-06-30 來源：英飛凌

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這篇微信文章，其實構(gòu)思已久。為了有所鋪墊，已在2020和2021發(fā)布了兩篇基礎(chǔ)篇。2022，讓我們再次聊聊在SiC單管并聯(lián)中的寄生導(dǎo)通問題。

本文引用地址：http://www.czjhyjcfj.com/article/202206/435768.htm

這篇微信文章，其實構(gòu)思已久。為了有所鋪墊，已在2020和2021發(fā)布了兩篇基礎(chǔ)篇：

● 2020《仿真看世界之SiC單管的寄生導(dǎo)通現(xiàn)象》

● 2021《仿真看世界之SiC MOSFET單管并聯(lián)均流特性》

2022，讓我們再次聊聊在SiC單管并聯(lián)中的寄生導(dǎo)通問題。

特別提醒：仿真只是工具，仿真無法替代實驗，仿真只供參考。

在展開仿真的宏大序章之前，我們不妨先回顧之前的一些小結(jié)論：

2020《仿真看世界之SiC單管的寄生導(dǎo)通現(xiàn)象》

● 機理澄清：寄生導(dǎo)通現(xiàn)象來自米勒電容和源極電感的綜合影響。

● 封裝影響：事物皆有兩面。TO247-3封裝內(nèi)的功率源極電感也處于驅(qū)動回路中，導(dǎo)致封裝內(nèi)外Vgs波形差異容易引起誤判，同時增加了開關(guān)損耗，但是好處是降低了開關(guān)速度和di/dt，客觀上也削弱了源極電感對寄生導(dǎo)通的風(fēng)險。TO247-4封裝的開爾文結(jié)構(gòu)，解耦了功率回路與驅(qū)動回路的源極電感，封裝內(nèi)外Vgs一致(表里如一)，雖然減少了開關(guān)損耗，但是增加了開關(guān)速度和di/dt，這在客觀上也加劇了源極電感對寄生導(dǎo)通的風(fēng)險。總的來說，TO247-4還是更優(yōu)的選擇。

2021《仿真看世界之SiC MOSFET單管并聯(lián)均流特性》

● 在TO247-4pin的SiC單管并聯(lián)的均流特性仿真中，主回路的源極電感Lex，對器件均流的影響最為顯著，同時還會形成源極的環(huán)流。

● 由源極電感Lex引起的器件均流差異，用輔助源極電阻Rgee和門級電容Cgs去補救，其收效有限。因此，在SiC并聯(lián)布局初始，一定要盡可能保證源極電感Lex一致。

為了搞清楚SiC單管并聯(lián)中的寄生導(dǎo)通問題，我們將繼續(xù)通過仿真，層層深入：

● SiC單管并聯(lián)中的寄生導(dǎo)通與源極環(huán)流的關(guān)系

● 既然“源極環(huán)流擋不住”，我們又該何去何從？

01 選取仿真研究對象

SiC MOSFET： IMZ120R045M1(1200V/45mΩ)、

TO247-4pin、兩并聯(lián)

Driver IC：

1EDI40I12AF、單通道、磁隔離、

驅(qū)動電流±4A(min)

02 仿真電路Setup

如圖1所示，基于雙脈沖的思路，搭建雙管并聯(lián)的主回路和驅(qū)動回路，并設(shè)置相關(guān)雜散參數(shù)，環(huán)境溫度為室溫。

1. 外部主回路

直流源800Vdc、母線電容Capacitor(含寄生參數(shù))、母線電容與半橋電路之間的雜散電感Ldc_P和Ldc_N、雙脈沖電感Ls_DPT

2. 并聯(lián)主回路

整體為半橋結(jié)構(gòu)，雙脈沖驅(qū)動下橋SiC MOSFET，與上橋的SiC MOSFET Body Diode進行換流。下橋為Q11和Q12兩顆IMZ120R045M1，經(jīng)過各自發(fā)射極(源極)電感Lex_Q11和Lex_Q12，以及各自集電極(漏極)電感Lcx_Q11和Lcx_Q12并聯(lián)到一起；同理上橋的Q21和Q22的并聯(lián)結(jié)構(gòu)也是類似連接。

3.并聯(lián)驅(qū)動回路

基于TO247-4pin的開爾文結(jié)構(gòu)，功率發(fā)射極與信號發(fā)射級可彼此解耦，再加上1EDI40I12AF這顆驅(qū)動芯片已配備OUTP與OUTN管腳，所以，每個單管的驅(qū)動部分都有各自的Rgon、Rgoff和Rgee(輔助源極電阻)，進行兩并聯(lián)后與驅(qū)動IC的副邊相應(yīng)管腳連接。

4. 驅(qū)動部分設(shè)置

通過調(diào)整驅(qū)動IC副邊電源和穩(wěn)壓電路，調(diào)整門級電壓Vgs=+15V和Vgs=0V~-3V，然后設(shè)置門極電阻Rgon、Rgoff，和輔助源極電阻Rgee默認設(shè)為0Ω(1pΩ)，外加單管門極與驅(qū)動IC之間的PCB走線電感Lgon/Lgoff/Lgee等。

圖1.SiC MOSFET并聯(lián)(驅(qū)動一推二)的雙脈沖仿真Setup示意圖

03 SiC單管并聯(lián)中的寄生導(dǎo)通與源極環(huán)流的關(guān)系

在仿真之前，將圖1適當變換到圖2，再結(jié)合TO247-4開爾文Pin的結(jié)構(gòu)，讓大家看清楚所謂的源極環(huán)流位置。綠色Loop TOP1/2為并聯(lián)上管的環(huán)路，藍色Loop BOT1/2為并聯(lián)下管的環(huán)路。以并聯(lián)上管的Loop TOP為例，Loop TOP1主要由主功率的封裝外部源極電感Lex、封裝內(nèi)部源極電感(圖中未畫出)和輔助源極電感Lgee等組成，Loop TOP2主要由驅(qū)動門級電阻Rg和電感Lg以及輔助源極電阻Rgee和電感Lgee等構(gòu)成。不難想見，只要有一點主回路的源極電感Lex或電流di/dt差異的“風(fēng)吹草動”，都會被放大并投射到對應(yīng)的環(huán)路中，直接或間接影響并聯(lián)器件內(nèi)部的門級Vgs電壓。

圖2.由圖1變換的并聯(lián)上管和下管的環(huán)路示意圖

具體過程，我們通過仿真舉例分析：[下管雙脈沖，上管關(guān)斷]

門級設(shè)置Vgs=+15V/-3V，Q1和Q2的并聯(lián)源極電感先設(shè)為8nH，然后再將Q11和Q21的Lex電感改為5nH，如圖3所示，制造并聯(lián)的源極電感Lex的差異，看開關(guān)波形的變化。

圖3.并聯(lián)仿真的電感與電阻設(shè)置

圖4.關(guān)斷過程仿真波形

如圖4所示：關(guān)斷過程的仿真波形，虛線為并聯(lián)支路的源極電感Lex皆為8nH的波形，實線為并聯(lián)支路其中Q11和Q21的Lex=5nH后的波形。

圖5.開通過程仿真波形

如圖5所示：開通過程的仿真波形，虛線為并聯(lián)支路的源極電感Lex皆為8nH的波形，實線為并聯(lián)支路其中Q11和Q21的Lex=5nH后的波形。

由上述開關(guān)過程的仿真可知，源極電感除了對自身Q11/Q12的Id和Esw特性，還會顯著影響對管Q21/Q22 的Vgs電壓尖峰(undershoot和overshoot)，尤其是overshoot的部分，如圖5所示，不僅將Q21/Q22的Vgs電壓尖峰抬高了2V，同時還引起了Vgs的持續(xù)振蕩。

為了驗證源極環(huán)流對上述overshoot的惡劣影響，我們又增加了一組仿真，將上管并聯(lián)的驅(qū)動方式，由一驅(qū)二，改為單獨一驅(qū)一，下管維持不變，以此切斷上管并聯(lián)的環(huán)路，如圖6所示：

圖6.上管改為單獨一驅(qū)一的并聯(lián)驅(qū)動方式

圖7.僅上管改為單獨一驅(qū)一的并聯(lián)驅(qū)動方式后的開通波形

圖7中，虛線為并聯(lián)支路的源極電感Lex皆為8nH的波形，實線為并聯(lián)支路其中Q11和Q21的Lex=5nH，且Q12和Q12的Lex=8nH的波形。源極電感Lex的差異，在獨立驅(qū)動的模式下，幾乎沒有抬高overshoot電壓尖峰。對比圖5和圖7，當切斷上管的源極環(huán)路之后，overshoot波形的尖峰和振蕩都得到了明顯的改善。

為了進一步對比說明，再補充一組上下管的并聯(lián)都改為單獨驅(qū)動的仿真與波形，如圖8和圖9所示：

圖8.上下管皆為單獨一驅(qū)一的并聯(lián)驅(qū)動方式

圖9 上下管皆為單獨一驅(qū)一的并聯(lián)驅(qū)動方式的開通波形

圖9中，虛線為并聯(lián)支路的源極電感Lex皆為8nH的波形，實線為并聯(lián)支路其中Q11和Q21的Lex=5nH，且Q12和Q12的Lex=8nH的波形。波形結(jié)論與圖7類似，由于下管也采用獨立的并聯(lián)驅(qū)動模式，下管的電流均流和損耗差異也得到了非常好的控制。

因此，綜合上述的仿真波形對比與分析可知：在SiC單管并聯(lián)時，由于并聯(lián)電路中源極回路的存在，當源極電感Lex有差異時，就會引起形成源極環(huán)流，抬高overshoot電壓尖峰，進一步增加了Vgs寄生導(dǎo)通的風(fēng)險。與此同時，該源極環(huán)流，也會對自身Vgs產(chǎn)生影響，進而影響電流Id的均流和損耗Esw的差異。

04 既然“源極環(huán)流擋不住”，我們又該何去何從？

由上可知，在SiC單管的并聯(lián)應(yīng)用中，無論是均流還是寄生導(dǎo)通的惡化，都是源極回路和環(huán)流“惹的禍”，尤其在普遍的一驅(qū)多的并聯(lián)方式下，幾乎“無處可逃”。那么在實際應(yīng)用中，既然“源極環(huán)流擋不住”，我們又該何去何從，將寄生導(dǎo)通風(fēng)險降低呢？

策略1

盡可能做到Lex電感的對稱

在并聯(lián)的PCB布局或母排設(shè)計時，盡可能做到器件外部源極電感的對稱性。對于復(fù)雜的多并聯(lián)Case，可利用有限元的工具(如Q3D)進行雜散電感提取以輔助優(yōu)化設(shè)計。

策略2

增加一些抑制與補救的措施

我們先通過仿真看下幾種常見措施的效果：

○ 采用單獨驅(qū)動模式

單獨驅(qū)動模式，相比一驅(qū)二的驅(qū)動方式，可以從根本上切斷源極環(huán)路，將源極環(huán)流與寄生導(dǎo)通徹底解耦（如圖8和圖9所示），但也存在一些不足：例如，多個驅(qū)動IC導(dǎo)致成本上升，不同驅(qū)動IC的輸出延遲時間差異導(dǎo)致驅(qū)動不同步等，尤其對于SiC這樣的高速器件，尤須謹慎。

○ 適當增加門級Cgs電容

圖10.增加門級Cgs電容的仿真Setup參數(shù)設(shè)置

仿真Setup參數(shù)設(shè)置如圖10所示，令并聯(lián)Lex的差異為5nH和8nH，觀察增加門級Cgs電容前后的開通波形變化，如圖11所示：虛線為無Cgs電容，實線為有Cgs電容的開通波形。

圖11.門級增加2.2nF電容前后的開通波形對比

由上，可以看到Cgs以降低開通速度，增加Eon損耗為代價，將上管Vgs的overshoot電壓尖峰從2V降低到0V，同時也大幅降低了Vgs電壓振蕩，對于寄生導(dǎo)通的抑制效果還是不錯的(但是對于Eon并聯(lián)差異的影響幾乎沒有)。

○ 合理搭配輔助源極電阻電感

圖12.設(shè)置輔助源極電阻Rgee參數(shù)舉例1

仿真Setup參數(shù)設(shè)置如圖12和14所示，令并聯(lián)Lex的差異為5nH和8nH，觀察配置了輔助源極電阻Rgee前后的開通波形變化。其中圖13：虛線為無Rgee，實線為有Rgee后的開通波形，輔助源極電阻Rgee反而推高了overshoot電壓；圖15為優(yōu)化輔助源極電感Lgee前后的開通波形，虛線為Lgee=20nH，實線為Lgee=5nH，電感降低可以適當降低overshoot電壓尖峰。