FPGA/EPLD的自上而下設計方法

FPGA/EPLD的自上而下(Top-Down)設計方法：

　　傳統的設計手段是采用原理圖輸入的方式進行的，如圖1所示。通過調用FPGA/EPLD廠商所提供的相應物理元件庫，在電路原理圖中繪制所設計的系統，然后通過網表轉換產生某一特定FPGA/EPLD廠商布局布線器所需網表，通過布局布線，完成設計。原理圖繪制完成后可采用門級仿真器進行功能驗證。

　　圖1:傳統的設計手段與Top-Down設計工具的比較

　　然而，工程師的最初設計思想不是一開始就考慮采用某一FPGA/EPLD廠商的某一特定型號器件，而是從功能描述開始的。設計工程師首先要考慮規劃出能完成某一具體功能、滿足自己產品系統設計要求的某一功能模塊，利用某種方式(如HDL硬件描述語言)把功能描述出來，通過功能仿真(HDL仿真器)以驗證設計思路的正確性。當所設計功能滿足需要時，再考慮以何種方式(即邏輯綜合過程)完成所需要的設計，并能直接使用功能定義的描述。實際上這就是自頂而下設計方法。

　　與傳統電原理圖輸入設計方法相比，Top-Down設計方法具體有以下優點：

　　1、完全符合設計人員的設計思路，從功能描述開始，到物理實現的完成。

　　2、功能設計可完全獨立于物理實現

　　在采用傳統的電原理輸入方法時，FPGA/EPLD器件的采用受到器件庫的制約。由于不同廠商FPGA/EPLD的結構完全不同，甚至同一廠商不同系列的產品也存在結構上的差別，因此，在設計一開始，工程師的設計思路就受到最終所采用器件的約束，大大限制了設計師的思路和器件選擇的靈活性。而采用Top-Down設計方法，功能輸入采用國際標準的HDL輸入方法，HDL可不含有任何器件的物理信息，因此工程師可以有更多的空間去集中精力進行功能描述，設計師可以在設計過程的最后階段任意選擇或更改物理器件。

　　3、設計可再利用

　　設計結果完全可以以一種知識產權(IP-Intellectual Property)的方式作為設計師或設計單位的設計成果，應用于不同的產品設計中，做到成果的再利用。

　　4、易于設計的更改

　　設計工程師可在極短的時間內修改設計，對各種FPGA/EPLD結構進行設計結果規模(門消耗)和速度(時序)的比較，選擇最優方案。

　　5、設計、處理大規模、復雜電路

　　目前的FPGA/EPLD器件正向高集成度、深亞微米工藝發展。為設計系統的小型化，低功耗、高可靠性等提供了集成的手段。設計低于一萬門左右的電路，Top-Down設計方法具有很大的幫助，而設計更大規模的電路，Top-Down設計方法則是必不可少的手段。

　　6、設計周期縮短，生產率大大提高，產品上市時間提前，性能明顯提高，產品競爭力加強。據統計，采用Top-Down設計方法的生產率可達到傳統設計方法的2到4倍。

　　Top-Down設計流程如圖2所示，其核心是采用HDL語言進行功能描述，由邏輯綜合(Logic Synthesis)把行為(功能)描述轉換成某一特定FPGA/EPLD的工藝網表，送到廠商的布局布線器完成物理實現。在設計過程的每一個環節，仿真器的功能驗證和門級仿真技術保證設計功能和時序的正確性。

　　FPGA/EPLD To p-Down 設計工具的黃金組合

　　Mentor Graphics公司提供一整套基于UNIX平臺和Windows 95/NT 平臺的FPGA/EPLD Top-Down設計工具:Renoir/ModelSim 和Exemplar，如圖2所示。兩種平臺的工具具有相同的用戶界面，并保證數據庫的完全統一。目前，在FPGA/EPLD Top-Down設計方法全球市場上，Mentor已擁有42%的市場份額，遠遠領先于其他任何一個廠家。

　　采用Top-Down設計方法進行FPGA/EPLD設計，其設計結果的優劣與否取決于三個重要的因素:描述手段(即HDL語言)、設計方法(Style)和設計工具。描述手段是基礎，設計方法需要工程經驗，而設計工具則是Top-Down設計的關鍵。一套完整、強大、性能卓越的設計工具，可幫助設計工工程師最大限度的發揮其設計能力。