14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響

　　NAND

　　3D NAND取代了2D NAND，成為NAND產品的技術選擇，現在3D NAND的比特出貨量也已經超過了2D NAND。3D NAND尺寸的縮減是由層數進行表征的，驅動力來自于層沉積和蝕刻取代了2D NAND中的光刻工藝。

　　在第13張幻燈片中，我展示了3D NAND的三個主要制造步驟-CMOS制造、存儲陣列制造和互聯。三星和東芝(NAND產品的頭兩號供應商)使用的基本存儲陣列工藝如右側圖所示。隨著層數的增加，存儲器陣列必須在“位串堆疊”階段拆分成多個段。左下圖顯示了三家領先供應商的層數和位串。

　　在第14張和第15張幻燈片中，我介紹了一些主要的3D NAND工藝模塊，并討論了這些模塊對清洗和濕條帶的需求。

　　幻燈片16展示了3D NAND的總清洗次數與三星3D NAND工藝的層數。3D NAND清洗次數之所以隨著層數增加而增加，主要是因為階梯成型時的CMP清洗。在第一階梯掩模之后，每個后續掩模都需要在施加掩膜之前通過CMP清洗將層平坦化。

　　結論

　　DRAM工藝尺寸的縮減正在面臨基本的物理限制，目前還有沒有明確的解決方案，由于印刷需求的推動，DRAM的清洗復雜度也在增加。

　　隨著行業向5nm和3nm的推進，邏輯器件的工藝尺寸將持續縮減。納米線和納米片將對清洗帶來新的挑戰。隨著掩膜數量的則更加，以及多重圖案化方案越來越復雜，邏輯器件的清洗次數也在增長。

　　NAND工藝尺寸的縮減已經完成落腳到了3D NAND層數的增加上。由于階梯成型需要CMP清洗，3D NAND器件的清洗次數也在不斷增加。