使用VIVADO對7系列FPGA的高效設計心得

隨著xilinx公司進入20nm工藝，以堆疊的方式在可編程領域一路高歌猛進，與其配套的EDA工具——新一代高端FPGA設計軟件VIVADO也備受關注和飽受爭議。我從2012年開始使用VIVADO，像所有剛推出的軟件一樣，在剛推出的時候都會存在一些bug，特別是VIVADO2013.22013.3。而最新的版本VIVADO2013.4在32位的電腦上也是經常出現運行緩慢、自動退出或掛起等現象，相信在后面的版本中這些問題會得到很好的解決。雖然存在一些bug但是它卻阻擋不了VIVADO高效的設計以及良好的布局布線效果。下面我以我工作中碰到的一個工程為例來和大家分享一下VIVADO的高效設計帶給我們的全新感受！我的工程是一個ADC數據采集的例子，LVDS總線，12根數據線，DDR模式。根據XILINX給出的xapp585，我將串并轉換1:7的設計改成了串并轉換1:4。依然使用了selecTIO資源的ISERDES。原設計框圖如下：[[wysiwyg_imageupload:1348:]]其中CalibraTIonbitslipstatemachine和DeskewControl模塊比較復雜并且使用了較多的算法，整個工程在ISE14.2中光綜合過程就跑了將近5分鐘左右，然后布局布線就更加的慢了。將近跑了7分鐘半。后來我將整個工程移植到VIVADO2013.4中，其效率快的讓我吃驚，總共加起來不超過5分鐘。在使用VIVADO的過程中有以下幾個亮點，讓我感覺效率確實提高不少。第一，當版本升級后，相應的IP版本也要升級，但是不要擔心，VIVADO在檢測到需要更新的IP后會提醒你更新，只要按著它的提示進行操作就可以將所有的IP一起更新，省去了很多麻煩。第二，調試時，直接從netlist通過markdebug添加NET到ILA中，然后VIVADO會將相應的約束自動添加到xdc文件中，最后通過VIVADOLogicAnalyzer來查看波形。這種方法比之前的chipscope更加的高效！[[wysiwyg_imageupload:1349:]]第三，掌握基本的幾個Tcl命令，如get_cells/get_nets/get_pins/get_ports/get_clocks等，而且相對于ISE環境下的Tcl命令，這些命令都是全稱加上下劃線的，掌握這些命令可以編成腳本，大大的提高了設計效率。