Verilog數(shù)據(jù)類(lèi)型

Verilog HDL 有兩大類(lèi)數(shù)據(jù)類(lèi)型。
1) 線(xiàn)網(wǎng)類(lèi)型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線(xiàn)。它的值由驅(qū)動(dòng)元件的值決定，例如連續(xù)賦值或門(mén)的輸出。如果沒(méi)有驅(qū)動(dòng)元件連接到線(xiàn)網(wǎng)，線(xiàn)網(wǎng)的缺省值為 z 。
2) 寄存器類(lèi)型。 register type 表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在 always 語(yǔ)句和 initial 語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來(lái)。寄存器類(lèi)型的變量具有 x 的缺省值。

線(xiàn)網(wǎng)類(lèi)型

　　 線(xiàn)網(wǎng)數(shù)據(jù)類(lèi)型包含下述不同種類(lèi)的線(xiàn)網(wǎng)子類(lèi)型。

* wire
* tri
* wor
* trior
* wand
* triand
* trireg
* tri1
* tri0
* supply0
* supply1

簡(jiǎn)單的線(xiàn)網(wǎng)類(lèi)型說(shuō)明語(yǔ)法為：

net_kind [msb:lsb] net1, net2, . . . , netN;

net_kind 是上述線(xiàn)網(wǎng)類(lèi)型的一種。 msb 和 lsb 是用于定義線(xiàn)網(wǎng)范圍的常量表達(dá)式；范圍定義是可選的；如果沒(méi)有定義范圍，缺省的線(xiàn)網(wǎng)類(lèi)型為 1 位。下面是線(xiàn)網(wǎng)類(lèi)型說(shuō)明實(shí)例。

wire Rdy, Start; //2 個(gè) 1 位的連線(xiàn)。
wand [2:0] Addr; //Addr 是 3 位線(xiàn)與。

當(dāng)一個(gè)線(xiàn)網(wǎng)有多個(gè)驅(qū)動(dòng)器時(shí)，即對(duì)一個(gè)線(xiàn)網(wǎng)有多個(gè)賦值時(shí)，不同的線(xiàn)網(wǎng)產(chǎn)生不同的行為。例如，

wor Rde;
. . .
assign Rde = Blt Wyl;
. . .
assign Rde = Kbl | Kip;

本例中， Rde 有兩個(gè)驅(qū)動(dòng)源，分別來(lái)自于兩個(gè)連續(xù)賦值語(yǔ)句。由于它是線(xiàn)或線(xiàn)網(wǎng)， Rde 的有效值由使用驅(qū)動(dòng)源的值（右邊表達(dá)式的值）的線(xiàn)或 (wor) 表（參見(jiàn)后面線(xiàn)或網(wǎng)的有關(guān)章節(jié)）決定。

1. wire 和 tri 線(xiàn)網(wǎng)
　　 用于連接單元的連線(xiàn)是最常見(jiàn)的線(xiàn)網(wǎng)類(lèi)型。連線(xiàn)與三態(tài)線(xiàn) (tri) 網(wǎng)語(yǔ)法和語(yǔ)義一致；三態(tài)線(xiàn)可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線(xiàn)的線(xiàn)網(wǎng)類(lèi)型；并且沒(méi)有其他特殊的意義。

wire Reset;
wire [3:2] Cla, Pla, Sla;
tri [ MSB － 1 : LSB +1] Art;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)連線(xiàn)（或三態(tài)線(xiàn)網(wǎng)），線(xiàn)網(wǎng)的有效值由下表決定。
wire ( 或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個(gè)具體實(shí)例：

assign Cla = Pla Sla;
. . .
assign Cla = Pla ^ Sla;

在這個(gè)實(shí)例中， Cla 有兩個(gè)驅(qū)動(dòng)源。兩個(gè)驅(qū)動(dòng)源的值（右側(cè)表達(dá)式的值）用于在上表中索引，以便決定 Cla 的有效值。由于 Cla 是一個(gè)向量，每位的計(jì)算是相關(guān)的。例如，如果第一個(gè)右側(cè)表達(dá)式的值為 01x, 并且第二個(gè)右測(cè)表達(dá)式的值為 11z ，那么 Cla 的有效值是 x1x ( 第一位 0 和 1 在表中索引到 x, 第二位 1 和 1 在表中索引到 1 ，第三位 x 和 z 在表中索引到 x) 。

2. wor 和 trior 線(xiàn)網(wǎng)
　　 線(xiàn)或指如果某個(gè)驅(qū)動(dòng)源為 1 ，那么線(xiàn)網(wǎng)的值也為 1 。線(xiàn)或和三態(tài)線(xiàn)或 (trior) 在語(yǔ)法和功能上是一致的。

wor [MSB:LSB] Art;
trior [MAX － 1: MIN － 1] Rdx, Sdx, Bdx;
如果多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)這類(lèi)網(wǎng)，網(wǎng)的有效值由下表決定。
wor ( 或 trior) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z

3. wand 和 triand 線(xiàn)網(wǎng)
　　 線(xiàn)與 (wand) 網(wǎng)指如果某個(gè)驅(qū)動(dòng)源為 0 ，那么線(xiàn)網(wǎng)的值為 0 。線(xiàn)與和三態(tài)線(xiàn)與 (triand) 網(wǎng)在語(yǔ)法和功能上是一致的。

wand [-7 : 0] Dbus;
triand Reset, Clk;
如果這類(lèi)線(xiàn)網(wǎng)存在多個(gè)驅(qū)動(dòng)源，線(xiàn)網(wǎng)的有效值由下表決定。
wand ( 或 triand) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z

4. trireg 線(xiàn)網(wǎng)
　　 此線(xiàn)網(wǎng)存儲(chǔ)數(shù)值（類(lèi)似于寄存器），并且用于電容節(jié)點(diǎn)的建模。當(dāng)三態(tài)寄存器 (trireg) 的所有驅(qū)動(dòng)源都處于高阻態(tài)，也就是說(shuō)，值為 z 時(shí)，三態(tài)寄存器線(xiàn)網(wǎng)保存作用在線(xiàn)網(wǎng)上的最后一個(gè)值。此外，三態(tài)寄存器線(xiàn)網(wǎng)的缺省初始值為 x 。

trireg [1:8] Dbus, Abus;

5. tri0 和 tri1 線(xiàn)網(wǎng)
　　 這類(lèi)線(xiàn)網(wǎng)可用于線(xiàn)邏輯的建模，即線(xiàn)網(wǎng)有多于一個(gè)驅(qū)動(dòng)源。 tri0 （ tri1 ）線(xiàn)網(wǎng)的特征是，若無(wú)驅(qū)動(dòng)源驅(qū)動(dòng)，它的值為 0 （ tri1 的值為 1 ）。

tri0 [ － 3:3] GndBus;
tri1 [0: － 5] OtBus, ItBus;
下表顯示在多個(gè)驅(qū)動(dòng)源情況下 tri0 或 tri1 網(wǎng)的有效值。
tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0(1)

6. supply0 和 supply1 線(xiàn)網(wǎng)
supply0 用于對(duì) “ 地 ” 建模，即低電平 0 ； supply1 網(wǎng)用于對(duì)電源建模，即高電平 1 ；例如 :

supply0 Gnd, ClkGnd;
supply1 [2:0] Vcc;

未說(shuō)明的線(xiàn)網(wǎng)

　　 在 Verilog HDL 中，有可能不必聲明某種線(xiàn)網(wǎng)類(lèi)型。在這樣的情況下，缺省線(xiàn)網(wǎng)類(lèi)型為 1 位線(xiàn)網(wǎng)。
可以使用 `default_nettype 編譯器指令改變這一隱式線(xiàn)網(wǎng)說(shuō)明方式。使用方法如下：

`default_nettype net_kind

例如，帶有下列編譯器指令：

`default_nettype wand

任何未被說(shuō)明的網(wǎng)缺省為 1 位線(xiàn)與網(wǎng)。


向量和標(biāo)量線(xiàn)網(wǎng)

　　 在定義向量線(xiàn)網(wǎng)時(shí)可選用關(guān)鍵詞 scalared 或 vectored 。如果一個(gè)線(xiàn)網(wǎng)定義時(shí)使用了關(guān)鍵詞 vectored, 那么就不允許位選擇和部分選擇該線(xiàn)網(wǎng)。換句話(huà)說(shuō)，必須對(duì)線(xiàn)網(wǎng)整體賦值（位選擇和部分選擇在下一章中講解）。例如 :

wire vectored [3:1] Grb;
// 不允許位選擇 Grb[2] 和部分選擇 Grb [3:2]
wor scalared [4:0] Best;
// 與 wor [4:0] Best 相同，允許位選擇 Best [2] 和部分選擇 Best [3:1] 。
如果沒(méi)有定義關(guān)鍵詞，缺省值為標(biāo)量。

寄存器類(lèi)型

　　 有 5 種不同的寄存器類(lèi)型。

* reg
* integer
* time
* real
* realtime

1. reg 寄存器類(lèi)型
　　 寄存器數(shù)據(jù)類(lèi)型 reg 是最常見(jiàn)的數(shù)據(jù)類(lèi)型。 reg 類(lèi)型使用保留字 reg 加以說(shuō)明，形式如下：

reg [ msb: lsb] reg1, reg2, . . . regN;
msb 和 lsb 定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義是可選的；如果沒(méi)有定義范圍，缺省值為 1 位寄存器。例如：
reg [3:0] Sat; //Sat 為 4 位寄存器。
reg Cnt; //1 位寄存器。
reg [1:32] Kisp, Pisp, Lisp;
寄存器可以取任意長(zhǎng)度。寄存器中的值通常被解釋為無(wú)符號(hào)數(shù) , 例如：
reg [1:4] Comb;
. . .
Comb = － 2; //Comb 的值為 14 （ 1110 ）， 1110 是 2 的補(bǔ)碼。
Comb = 5; //Comb 的值為 15 （ 0101 ）。