基于FPGA 的二維提升小波變換IP核設計

提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數據緩存，即可實現行和列方向同時進行濾波變換。采用一種基于CSD 編碼和優化的移位加操作實現常系數乘法器，整個小波變換插入多級流水線寄存器，加快了處理速度。用VHDL設計可自動驗證的testbench,通過matlab+modelsim聯合仿真能方便有效地對IP 核進行驗證。此IP核具有3個可配置參數，分別為圖像尺寸、位寬、小波變換的級數，可方便重用。該IP 核已經在XC2VP20 FPGA 上實現，并能穩定工作在60MHz 時鐘頻率下，其處理512×5128bit 圖像的速度可達240 幀/s，完全能滿足高速圖像實時處理要求。

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