嵌入式系統VGA顯示接口的系統實現，軟硬件解決方案

方向

名稱

描述

Input

clk　

輸入時鐘５0M

Input

rst_n

異步復位，低有效

Input

a0

數據地址選擇，低表示地址

Input

we

寫信號，上升沿有效

Input

re

RE，讀信號，下降沿有效

Input

ce

片選，低有效

input

[15:0]data1616

時序接口，數據線

output

dclk

輸出時鐘40M，給ＶＧＡ

output

hs_sig

列同步信號

output

vs_sig

行同步信號

output

red_sig[4:0]

紅信號

output

green_sig[5:0]

綠信號

output

blue_sig[4:0]

藍信號

output

sdram_clk

SDRAM時鐘信號

output

sdram_cke

SDRAM時鐘有效信號

output

sdram_cs_n

SDRAM片選信號

output

sdram_ras_n

SDRAM行地址選通脈沖

output

sdram_cas_n

SDRAM列地址選通脈沖

output

sdram_we_n

SDRAM寫允許位

output

sdram_ba[1:0]

SDRAM的L-Bank地址線

output

sdram_addr[１２:0]

SDRAM地址總線

inout

sdram_data[15:0]

SDRAM數據總線

output

sdram_udqm

SDRAM高字節屏蔽

output

sdram_ldqm

SDRAM低字節屏蔽

方向

名稱

描述

input

clk

系統時鐘，100MHz

input

rst_n

復位信號，低電平有效

input

sdram_wr_req

系統寫SDRAM請求信號

input

sdram_rd_req

系統讀SDRAM請求信號

output

sdram_wr_ack

系統寫SDRAM響應信號

output

sdram_rd_ack

系統讀SDRAM響應信號

input

sys_addr[21:0]

讀寫SDRAM時地址暫存器

input

sys_data_in[15:0]

寫SDRAM時數據暫存器

output

sys_data_out[15:0]

讀SDRAM時數據暫存器

output

writing

SDRAM正寫標志

output

sdram_clk

SDRAM時鐘信號

output

sdram_cke

SDRAM時鐘有效信號

output

sdram_cs_n

SDRAM片選信號

output

sdram_ras_n

SDRAM行地址選通脈沖

output

sdram_cas_n

SDRAM列地址選通脈沖

output

sdram_we_n

SDRAM寫允許位

output

sdram_ba[1:0]

SDRAM的L-Bank地址線

output

sdram_addr[11:0]

SDRAM地址總線

inout

sdram_data[15:0]

SDRAM數據總線

方向

名稱

描述

input

clk_40m

輸入時鐘40M

input

clk_100m

輸入時鐘100M

input

rst_n

異步復位，低有效

input

a0

數據地址選擇，低表示地址

input

we

寫信號，上升沿有效

input

re

讀信號，下降沿有效

input

ce

片選，低有效

input

rdf_q[15:0]

rdf讀數據

input

writing

正寫SDRAM

input

sdram_rd_ack

讀SDRAM應答

input

data1616[15:0]

數據線

output

wrf_din[15:0]

wrf寫數據

output

wrf_wrreq

wrf寫使能

output

wrf_aclr

wrf異步清零

output

[21:0]sys_addr

SDRAM地址

output

rdf_rdreq

rdf讀使能

output

hs_sig

列同步信號

output

vs_sig

行同步信號

output

de

時序控制

output

red_sig[4:0]

紅信號

output

green_sig[5:0]

綠信號

output

blue_sig[4:0]

藍信號