一種基于FPGA的FIR數字濾波器設計與實現

摘要：有限沖擊響應(FIR)濾波器是數字通信系統中常用的基本模塊。文章設計了一種流水結構的FIR濾波器，通過FPGA對其進行硬什加速控制。仿真結果驗證了所設計的FIR流水結構濾波器功能的正確性。

0 引言

隨著數字通信技術的快速發展，高質量的信息處理對濾波器的性能和資源占有量提出了更高的要求。有限沖擊響應(FIR)數字有限沖激響應濾波器在語音、譜分析等數字信號處理領域有著廣泛的應用，是信號處理系統中重要的組成部分，其性能往往對整個系統的性能和功耗產生至關重要的影響。因此，如何最大程度地優化FIR濾波器的性能成了電路實現中需要特別關注的問題。

現代應用程序的核心計算函數一般通過軟件編程在處理機上執行，處理速度慢，當核心函數較復雜時，需要較長處理時間，采用硬件處理，能夠減少處理器占用時間，提高處理器的利用率，從而提高系統的性能。現代數字系統中廣泛使用現場可編程邏輯器件(FPGA)作為實現平臺，本文提出一種基于FPGA的FIR濾波器設計，充分利用硬件電路固有的快速特性，替代傳統的軟件算法，減少占用處理機的資源，提高了FIR濾波器的性能。

1 FIR濾波器流水結構設計

FIR濾波器具有有限沖擊響應系統穩定收斂、線性相位的優越特性，不會產生相位失真。FIR數字濾波器有直接型結構和轉置型結構(如圖1所示)等多種實現結構，為提高電路的執行效率、簡化電路，本文采用分布式算法結構或者轉置結構的FIR濾波器加以實現。與基本結構FIR濾波器不同，采樣數據同時進入乘法器，先計算乘積和，再進行延遲，通過流水線的加法器鏈將乘積結果流水相加，最終得到濾波輸出，優化后其硬件邏輯基本單元結構如圖2所示。

設FIR濾波器單位脈沖響應h(n)長度為N，其輸入序列和輸出序列的差分方程為：

其中，ωp為歸一化通帶截止角頻率，ωs為歸一化阻帶截止角頻率，δp為峰值通帶紋波，δs為峰值阻帶紋波。由于FIR濾波器階數N必須為整數，以N=8為例，可得到FIR濾波器的系數h(n)。如表1所示。

2 FPGA自動控制設計

FIR自動化控制過程見圖3所示。為了解決內外時鐘不同速率問題，采用異步FIFO作為緩沖的存儲器。當外部數據開始進入時，數據依次進入異步FIFO;當異步FIFO狀態為滿時，則FPGA開始工作，控制異步FIFO中的數據依次進入FIR流水結構進行運算，并將計算結果依次按順序輸出至后級同步FIFO中，等待CPU進行讀取工作。整個數據處理過程主要由異步FIFO深度進行控制，當其狀態為空且前一幀數據處理完全結束后，整個系統將保持現有狀態，進入休眠過程，等待下一個數據的進入才開始喚醒工作。

3 實驗結果及分析

利用Matlab進行仿真，假定輸入序列采樣為

即50Hz、370HZ、430Hz信號的混合信號，其中n=1，2，3…100。設計N=8的低通FIR濾波器，截止頻率為100HZ。圖4為輸入序列，圖5為輸出濾波結果。

用Modelsim進行邏輯仿真，FPGA控制信號時序如圖6所示。

FIR流水線結構運算輸出及運算結果FIFO存儲過程仿真圖如圖7所示。

圖中為FIR流水結構中各級寄存器狀態仿真圖，將其提取，并建立仿真表如表2所示。

將FIR輸出序列邏輯值與仿真結果通過表2比較可知，仿真運算結果一致。綜合上述一系列仿真圖與仿真表可知，FIR流水結構功能正確，實現了FPGA控制的FIR濾波器設計。

4 結論

本文設計了一種基于FPGA的硬件加速器，實現了大量減少邏輯運算單元的流水線的運算方式，并通過Matlab與Modelsim的仿真，驗證了所設計的FIR流水結構濾波器功能的正確性。