基于CPLD的多路數據采集系統的設計

摘要：隨著數字化生活的到來，數據采集系統在日常生活中的應用越來越顯著。模擬信號和數字信號之間的轉換已成為計算機控制系統中不可缺少的環節。較傳統數據采集系統，以可編程邏輯器件實現的數據采集系統具有時鐘頻率高，內部延時小，速度快，效率高，組成形式靈活等特點。
關鍵詞：CPLD；數據采集；VHDL；狀態機

數據采集系統具有極強的通用性，可廣泛應用于軍事、工業生產、科學研究和日常生活中。隨著計算機的普及，數據采集系統在日常生活中的應用越來越顯著。由于基于DSP芯片的高速電子器件成本和制作工藝，以及高密集的技術含量，使得高速數據采集卡的價格昂貴。而復雜可編程邏輯器件(CPLD)能夠將大量的邏輯功能集成于一個單片集成電路中，以其時鐘頻率高，內部延時小，速度快，效率高，組成形式靈活等特點在高速數據采集方面有著單片機和DSP無法比擬的優勢。

1 設計思路
該系統由數據輸入單元、數據處理單元、數據輸出單元三大部分組成。其中數據輸入單元是由狀態機控制ADC0809實現。輸入信號可以是各種形式，它可以是語音信號、調制后的電話信號、編碼的數字信號、壓縮的圖像信號，也可以是各種傳感器輸出的信號。A／D能將模擬信號變換成數字信號，但必須滿足香農采樣定理，也就是為了保證不丟失信息的所有信息，采樣頻率必須高于輸入信號最高頻率的2倍。A／D變換后得到的數字信號輸人到CPLD芯片；再由CPLD芯片對該數字信號進行各種數字信號算法的處理。經過處理后的數字信號再經過數／模轉換器ADC0832將其輸出。

2 系統各部分的功能及實現
2．1 數據輸入電路
數據輸入電路主要是由狀態機控制ADC0809實現。其中START為轉換控制信號，高電平有效；ALE是3位通道選擇地址(ADDC，ADDB，ADDA)信號的鎖存信號，高電平有效；EOC是轉換情況狀態信號(類似于AD574的STATUS)，當啟動轉換約100 μs后，EOC產生一個高電平，以示轉換結束，轉換期間一直處于低電平。一旦START有效后，狀態信號EOC即變為低電平，表示進入轉化狀態。轉換結束后，EOC將變為高電平。OE為數據輸出允許信號，當OE為高電平時，則控制打開三態緩沖器，把轉換好的8位數據結果輸至數據總線。其工作時序如圖1所示。

對ADC0809的工作過程分析可知：其工作處于6個狀態。在狀態St1中，ALE高電平將ADC0809的8路采樣輸入通道地址存入ADC0809地址鎖存器中。在狀態St3中需要對ADC0809工作狀態信號EOC進行循環檢測，如果為低電平，表示轉換沒有結束，仍需要停留在St3狀態中等待，直到EOC變成高電平后才說明轉換結束，在下一時鐘脈沖到來時轉向狀態St4。在狀態St4，由狀態機向ADC0809發出轉換好的8位數據輸出命令，這一狀態周期同時可作為數據輸出穩定周期，以便能在下一狀態中向鎖存器中鎖入可靠的數據。在狀態St5，由狀態機向CPLD中的鎖存信號(LO-CK的上升沿)，將ADC-0809輸出的數據進行鎖存。其采樣控制狀態圖如圖2所示。